隨著PCB上高速信號(hào)速率的提升，高速設(shè)計(jì)方案會(huì)在PCB設(shè)計(jì)中引入比較多的DRC，最常見(jiàn)的是K/L、K/V等DRC。設(shè)計(jì)者允許這些DRC的存在，但是這些DRC的占比已經(jīng)超過(guò)整板DRC的50%以上，他們的存在會(huì)降低ALLEGRO的運(yùn)行速度，甚至延長(zhǎng)某些操作的運(yùn)行時(shí)間（例如：更新DRC，Database check等），還影響投板前的DRC排查效率和質(zhì)量。Allegro17.2的Via structure 功能，可以幫助設(shè)計(jì)者去除這些DRC，提升設(shè)計(jì)效率和設(shè)計(jì)質(zhì)量。

步驟一：根據(jù)需求創(chuàng)建Via structure

設(shè)計(jì)者可以根據(jù)需求，創(chuàng)建不同的Via structure，Via structure可以包含您所需要的設(shè)計(jì)對(duì)象，例如Via、Shape（包括RKO）、Cline等。Via structure的創(chuàng)建方法很簡(jiǎn)單，找到如下的命令，按照Command欄的提示即可順利完成。下面舉一些我們已有的例子，僅用于說(shuō)明使用方法。

1. 芯片側(cè)的Via structure樣例，Via structure可以只是Cline，也可以是Via、shape、Cline的合成體。具體包含的對(duì)象，由設(shè)計(jì)者決定。

2.高速布線層切換的Via structure樣例。

3. 連接器側(cè)的Via structure樣例。可以只包含Cline和您所需的其他對(duì)象。

步驟二：在設(shè)計(jì)中調(diào)用Via structure

Via structure定義完成后，我們可以在設(shè)計(jì)中直接調(diào)用，然后將其連接起來(lái)，即可完成高速鏈路的布線。如下的實(shí)例中，應(yīng)用上面提到的幾個(gè)Via structure樣例，完成了一個(gè)高速鏈路的設(shè)計(jì)。設(shè)計(jì)完成后，K/L、K/V等報(bào)錯(cuò)不再出現(xiàn)，設(shè)計(jì)變得更加有效，更有利于提升設(shè)計(jì)質(zhì)量。

Allegro的Via structure功能，可以幫助設(shè)計(jì)者消除PCB上為了落實(shí)設(shè)計(jì)需求而引入的合理的DRC。讓設(shè)計(jì)更加高效，高質(zhì)量，且可以促進(jìn)高速信號(hào)設(shè)計(jì)的一致性（每次遇到同類(lèi)設(shè)計(jì)，都可以直接調(diào)用已有的模板）。