基于Arria 10 SoC FPGA的高性能低成本解決方案
Intel公司的Arria 10 SoC FPGA采用TSMC 20nm工藝技術(shù)，集成了雙核ARM Cortex-A9MPCore硬件處理器系統(tǒng)（HPS）和業(yè)界一流可編邏輯技術(shù)諸如硬件浮點(diǎn)數(shù)字信號(hào)處理器（DSP）區(qū)塊，提供具有豐富特性的嵌入外設(shè)，硬化浮點(diǎn)可變精度DSP區(qū)塊，嵌入高速收發(fā)器，硬存儲(chǔ)器控制器和協(xié)議IP控制器，CPU工作頻率高達(dá)1.5GHz，主要用在無線基礎(chǔ)設(shè)備，計(jì)算和存儲(chǔ)設(shè)備，廣播設(shè)備，軍用設(shè)備和智能設(shè)備，有線100G線路卡，40G GPON，測試測量設(shè)備以及醫(yī)療圖像診斷設(shè)備。本文介紹了Arria 10 SoC FPGA主要特性，框圖以及Arria 10 SoC開發(fā)板主要特性，電源分布網(wǎng)絡(luò)圖和電路圖。
The 20 nm ARM*-based Intel? Arria? 10 SoC delivers optimal performance， power efficiency， small form factor， and low cost for midrange applications. The Intel Arria 10 SoC， based on TSMC’s 20 nm process technology， combines a dual-core ARM Cortex*-A9 MPCore* Hard Processor System （HPS） with industry-leading programmable logic technology that includes hardened floating-point digital signal processing （DSP） blocks. The Intel Arria 10 SoC offers a processor with a rich feature set of embedded peripherals， hardened floating-point variable-precision DSP blocks， embedded high-speed transceivers， hard memory controllers， and protocol intellectual property （IP） controllers - all in a single highly integrated package.Intel Arria 10 SoCs： Higher System-Level Integration SoC in Production.
The Intel Arria 10 SoC combines architectural innovations with TSMC’s 20 nm process technology to deliver improvements in performance and power reduction：
65% higher processor performance with up to 1.5 GHz CPU operation per core
60% higher performance versus the previous generation， over 500 MHz-capable FPGA logic core performance （15% higher performance than previous SoC）
4X more transceiver bandwidth versus the previous generation （2X more bandwidth versus previous high-end FPGAs）
4X higher system performance （2，400 Mbps DDR4 SDRAM， Hybrid Memory Cube support）
More than 1，500 giga floating-point operation per second （GFLOPs） and up to 50 GFLOPs per Watt in a single device40% lower power with process technology improvement and innovative techniques for power reductionDesigned for Productivity
Design productivity is one of the driving philosophies of the Intel Arria 10 SoC architecture. The Intel Arria 10 SoC offers full software compatibility with previous generation SoC FPGAs， a broad ecosystem of ARM software and tools， and the enhanced FPGA and DSP hardware design flow.
Extensive ecosystem of ARM for software development.
Intel SoC FPGA Embedded Design Suite （SoC EDS） featuring the ARM* Development Studio 5* （DS-5*） Intel SoC FPGA Edition
Board support packages are available for popular operating system including Linux*， Wind River VxWorks， Wind River Linux， MicriumuC/OS-II and uC/OS-III， and more
Full software compatibility between 28 nm Cyclone? V SoC， Arria V SoC， and Intel Arria 10 SoC
Intel Quartus? Prime software FPGA design suite featuring：
High-level automated design flow with Open Computing Language （OpenCL?） compiler
Model-based digital signal processing （DSP） hardware design with DSP Builder for Intel FPGA
The Intel Arria 10 SoCs have been designed to meet the performance， power， and cost requirements for applications such as：
Wireless infrastructure equipment including remote radio unit and mobile backhaul
Compute and storage equipment including flash cache， cloud computing， and acceleration
Broadcast studio and distribution equipment including professional A/V and video conferencing
Military guidance， control， and intelligence equipment
Wireline 100G line cards， bridges and aggregation， 40G GPON
Test and measurement equipment
Diagnostic medical imaging equipment
圖1. Intel? Arria? 10 SoC框圖
Arria 10 SoC開發(fā)板
The Arria 10 SoC development board provides a hardware platform for developing and prototyping lowpower，high-performance， and logic-intensive designs using Altera’s？ Arria 10 SoC. The board provides awide range of peripherals and memory interfaces to facilitate the development of Arria 10 SoC designs.
圖2.Arria 10 SoC開發(fā)板外形圖
Arria 10 SoC開發(fā)板主要特性：
? Arria 10 Soc （10AS066N3F40E2SG） in a 1517-pin FBGA （FineLine Ball-Grid Array） package
? FPGA configuration circuitry
? Active Serial （AS） x1 or x4 configuration （EPCQ1024L）
? MAX？ V CPLD （5M2210ZF256） in a 256-pin FBGA package as the system controller
? MAX V CPLD （5M2210ZF256） in a 256-pin FBGA package as the I/O multiplier CPLD
? Clocking circuitry
? SI5338 programmable oscillator
? LMK04828 clock cleaner
? HPS clock options： 25 MHz， 33 MHz， and SMA input （2V5 LVCMOS）
? SI5112 100MHz clock generator for PCIe interface
? SI516 148.5 MHz voltage control oscillator for SDI interface
? Supported Memory
? HPS memory size （HILO card）：
? 2GB DDR3 （256Mb x 40 x dual rank）
? 1GB DDR3 （256Mb x 40 x single rank）
? 1GB DDR4 （256Mb x 40 x single rank） - ships with kit
? FPGA memory size （HILO Card）：
? 4GB DDR3 （256Mb x72 x dual rank）
? 2GB DDR3 （256Mb x72 x single rank）
? 2GB DDR4 （256Mb x 72 x single rank） - ships with kit
? 16MB QDRV （4Mb x 36）
? 128MB RLDRAM3（16Mb x 72）
? HPS Boot Flash （Flash card）：
? NAND flash （x8） ： 128MB （MT29F1G08ABBEAH4） - ships with kit
? QSPI flash： 128MB （MT25QU01GBBA8E12-0SIT） - ships with kit
? SD Micro flash card： 4GB （Kingston） - ships with kit
? Optional FPGA File Flash （Flash card）：
? NAND flash （x8）： 128MB （MT29F1G08ABBEAH4）
? QSPI flash： 128MB （MT25QU01GBBA8E12-0SIT）
? SD Micro flash card： 4GB （Kingston）
? Communication ports
? HPS Communication ports：
? USB 2.0 port （PHY PN： USB3320C-EZK）
? RGMII 10/100/1000 Ethernet port （PHY PN： KSZ9031RNXCA）
? USB-UART port （FT232R）
? DB-9 RS-232 Port （MAX3221）
? I2C port （I2C1 of shared I/O bit 12 and 13）
? FPGA I/O connections：
? FPGA V57.1 High Pin Count FMC slot
? FPGA Altera Low Pin Count FMC slot
? FMC_PCIe Gen2 x8 EP cable
? FPGA PCIe GEN1/2/3 x8 RC slot
? FPGA Communication ports：
? 2x SGMII Gigabit Ethernet ports （PHY PN： 88E1111-B2-NDC2C000）
? 2x 10Gb/s SFP+ ports
? Display port （DP）
? SDI/SDO video port
? SPI port
? UART port
? FPGA Debug ports：
? 16-bit Trace port （FPGA Trace）
? General user I/O
? LEDs and displays
? 4x FPGA user LEDs
? 4x HPS user LEDs
? Configuration load LED
? Configuration done LED
? Error LED
? 3x Configuration select LEDs
? 4x On-board USB-Blaster II status LEDs
? 2x FMC interface LEDs
? 2x UART data transmit and receive LEDs
? Power on LED
? Two-line character LCD display
? Push buttons
? CPU cold reset push button and one CPU warm reset push button
? Logic reset push button
? Program select push button
? Program configuration push button
? 4x FPGA user push buttons
? 4x HPS user push buttons
? External interrupt push button
? DIP Switches
? JTAG chain control DIP switch
? Board settings DIP switch
? FPGA configuration mode DIP switch
? General user DIP switch
? Power supply
? 12V DC Input
? Mechanical
? 7.175“ x 9.3” rectangular form factor
圖3.Arria 10 SoC開發(fā)板電源分布網(wǎng)絡(luò)圖
圖4.Arria 10 SoC開發(fā)板電路圖（1）
圖5.Arria 10 SoC開發(fā)板電路圖（2）
圖6.Arria 10 SoC開發(fā)板電路圖（3）
圖7.Arria 10 SoC開發(fā)板電路圖（4）
圖8.Arria 10 SoC開發(fā)板電路圖（5）
圖9.Arria 10 SoC開發(fā)板電路圖（6）
圖10.Arria 10 SoC開發(fā)板電路圖（7）
圖11.Arria 10 SoC開發(fā)板電路圖（8）
圖12.Arria 10 SoC開發(fā)板電路圖（9）
圖13.Arria 10 SoC開發(fā)板電路圖（10）
圖14.Arria 10 SoC開發(fā)板電路圖（11）
圖15.Arria 10 SoC開發(fā)板電路圖（12）
圖16.Arria 10 SoC開發(fā)板電路圖（13）
圖17.Arria 10 SoC開發(fā)板電路圖（14）
圖18.Arria 10 SoC開發(fā)板電路圖（15）
圖19.Arria 10 SoC開發(fā)板電路圖（16）
圖20.Arria 10 SoC開發(fā)板電路圖（17）
圖21.Arria 10 SoC開發(fā)板電路圖（18）
圖22.Arria 10 SoC開發(fā)板電路圖（19）
圖23.Arria 10 SoC開發(fā)板電路圖（20）
圖24.Arria 10 SoC開發(fā)板電路圖（21）
圖25.Arria 10 SoC開發(fā)板電路圖（22）
圖26.Arria 10 SoC開發(fā)板電路圖（23）
圖27.Arria 10 SoC開發(fā)板電路圖（24）
圖28.Arria 10 SoC開發(fā)板電路圖（25）
圖29.Arria 10 SoC開發(fā)板電路圖（26）
圖30.Arria 10 SoC開發(fā)板電路圖（27）
圖31.Arria 10 SoC開發(fā)板電路圖（28）
圖32.Arria 10 SoC開發(fā)板電路圖（29）
圖33.Arria 10 SoC開發(fā)板電路圖（30）
圖34.Arria 10 SoC開發(fā)板電路圖（31）
圖35.Arria 10 SoC開發(fā)板電路圖（32）
圖36.Arria 10 SoC開發(fā)板電路圖（33）
圖37.Arria 10 SoC開發(fā)板電路圖（34）
圖38.Arria 10 SoC開發(fā)板電路圖（35）
圖39.Arria 10 SoC開發(fā)板電路圖（36）
圖40.Arria 10 SoC開發(fā)板電路圖（37）
圖41.Arria 10 SoC開發(fā)板電路圖（38）
圖42.Arria 10 SoC開發(fā)板電路圖（39）
圖43.Arria 10 SoC開發(fā)板電路圖（40）
圖44.Arria 10 SoC開發(fā)板電路圖（41）
圖45.Arria 10 SoC開發(fā)板電路圖（42）
圖46.Arria 10 SoC開發(fā)板電路圖（43）
圖47.Arria 10 SoC開發(fā)板電路圖（44）
圖48.Arria 10 SoC開發(fā)板電路圖（45）
圖49.Arria 10 SoC開發(fā)板電路圖（46）
圖50.Arria 10 SoC開發(fā)板電路圖（47）
圖51.Arria 10 SoC開發(fā)板電路圖（48）
圖52.Arria 10 SoC開發(fā)板電路圖（49）
圖53.Arria 10 SoC開發(fā)板電路圖（50）
圖54.Arria 10 SoC開發(fā)板電路圖（51）
圖55.Arria 10 SoC開發(fā)板電路圖（52）
圖56.Arria 10 SoC開發(fā)板電路圖（53）
圖57.Arria 10 SoC開發(fā)板電路圖（54）
圖58.Arria 10 SoC開發(fā)板電路圖（55）
圖59.Arria 10 SoC開發(fā)板電路圖（56）
圖60.Arria 10 SoC開發(fā)板電路圖（57）
圖61.Arria 10 SoC開發(fā)板電路圖（58）
圖62.Arria 10 SoC開發(fā)板電路圖（59）
圖63.Arria 10 SoC開發(fā)板電路圖（60）
圖64.Arria 10 SoC開發(fā)板電路圖（61）
圖65.Arria 10 SoC開發(fā)板電路圖（62）
圖66.Arria 10 SoC開發(fā)板電路圖（63）
圖67.Arria 10 SoC開發(fā)板電路圖（64）
圖68.Arria 10 SoC開發(fā)板電路圖（65）
圖69.Arria 10 SoC開發(fā)板電路圖（66）
圖70.Arria 10 SoC開發(fā)板電路圖（67）
圖71.Arria 10 SoC開發(fā)板電路圖（68）
圖72.Arria 10 SoC開發(fā)板電路圖（69）
圖73.Arria 10 SoC開發(fā)板電路圖（70）
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