VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀80年代在美國國防部的資助下始創(chuàng)的，并最終導致了VHDL語言的出現(xiàn)。本文主要介紹了VHDL語言編程用什么編譯軟件以及學習VHDL語言需要看哪方面的書籍，最后還闡述了學習VHDL語言應注意的幾個問題盤點。

VHDL語言特點

VHDL語言能夠成為標準化的硬件描述語言并獲得廣泛應用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來，VHDL語言主要具有以下優(yōu)點：

（1）VHDL語言功能強大，設計方式多樣

VHDL語言具有強大的語言結(jié)構(gòu)，只需采用簡單明確的VHDL語言程序就可以描述十分復雜的硬件電路。同時，它還具有多層次的電路設計描述功能。此外，VHDL語言能夠同時支持同步電路、異步電路和隨機電路的設計實現(xiàn)，這是其他硬件描述語言所不能比擬的。VHDL語言設計方法靈活多樣，既支持自頂向下的設計方式，也支持自底向上的設計方法；既支持模塊化設計方法，也支持層次化設計方法。

（2）VHDL語言具有強大的硬件描述能力

VHDL語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時，VHDL語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。VHDL語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。

（3）VHDL語言具有很強的移植能力

VHDL語言很強的移植能力主要體現(xiàn)在：對于同一個硬件電路的VHDL語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。

（4）VHDL語言的設計描述與器件無關(guān)

采用VHDL語言描述硬件電路時，設計人員并不需要首先考慮選擇進行設計的器件。這樣做的好處是可以使設計人員集中精力進行電路設計的優(yōu)化，而不需要考慮其他的問題。當硬件電路的設計描述完成以后，VHDL語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。

（5）VHDL語言程序易于共享和復用

VHDL語言采用基于庫（library）的設計方法。在設計過程中，設計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計，而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設計中進行復用。

由于VHDL語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)周期。

VHDL語言編程用什么編譯軟件

一、Quartus

Altera Quartus II 作為一種可編程邏輯的設計環(huán)境， 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。當前官方提供下載的最新版本是v17.0。

Altera Quartus II （3.0和更高版本）設計軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設計流程的設計工具。工程師使用同樣的低價位工具對 Stratix FPGA進行功能驗證和原型設計，又可以設計HardCopy Stratix器件用于批量成品。系統(tǒng)設計者現(xiàn)在能夠用Quartus II軟件評估HardCopy Stratix器件的性能和功耗，相應地進行最大吞吐量設計。

Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于Internet的協(xié)作設計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應商的開發(fā)工具相兼容。改進了軟件的LogicLock模塊設計功能，增添 了FastFit編譯選項，推進了網(wǎng)絡編輯性能，而且提升了調(diào)試能力。

Quartus的性能特點

1、支持MAX7000/MAX3000等乘積項器件

2、軟件體積縮小，運行速度加快

3、LogicLock設計流程把性能提升15%

4、采用快速適配選項縮短編譯時間

5、新的功能減小了系統(tǒng)級驗證

2、synplify

Synplify、Synplify Pro和Synplify Premier是Synplicity（Synopsys公司于2008年收購了Synplicity公司）公司提供的專門針對FPGA和CPLD實現(xiàn)的邏輯綜合工具，Synplicity的工具涵蓋了可編程邏輯器件（FPGAs、PLDs和CPLDs）的綜合，驗證，調(diào)試，物理綜合及原型驗證等領域。

synplify優(yōu)點

Synplify Premier是功能超強的FPGA綜合環(huán)境。Synplify Premier不僅集成了Synplify Pro所有的優(yōu)化選項，包括BEST算法、Resource Sharing，Retiming和Cross-Probing等等。更集成了專利的Graph-Based Physical Synthesis綜合技術(shù)，并提供Floor Plan選項，是業(yè)界領先的FPGA物理綜合解決方案，能把高端FPGA性能發(fā)揮到最好；從而可以輕松應對復雜的高端FPGA設計和單芯片ASIC 原型驗證。這些特有的功能包括：全面兼容ASIC代碼；支持Gated Clock的轉(zhuǎn)換；支持Design Ware的轉(zhuǎn)換。同時，因為整合了在線調(diào)試工具Identify，極大的方便了用戶進行軟硬件協(xié)同仿真，確保設計一次成功，從而大大縮短了整個軟硬件開發(fā)和調(diào)試的周期。

Identify是唯一的RTL級調(diào)試工具，能夠在FPGA運行時對其進行實時調(diào)試，加快整個FPGA驗證的速度。Identify軟件有Instrumentor和Debugger兩部分。在調(diào)試前，通過Instrumentor設定需要觀測的信號和斷點信息，然后進行綜合，布局布線。最后，通過Debugger進行在線調(diào)試。Synplify Premier HDL Analyst提供優(yōu)秀的代碼優(yōu)化和圖形化分析調(diào)試界面；Certify 確?？蛻粼谑褂枚嗥現(xiàn)PGA進行ASIC/SoC驗證時快速而高效地完成工作；現(xiàn)在Synopsys 又推出了基于DSP算法的代碼產(chǎn)生和綜合工具Synplify DSP，架起了算法驗證和RTL代碼實現(xiàn)之間的橋梁；HAPS是高性能的ASIC原型驗證系統(tǒng)，大大減少了一次流片成功的風險及節(jié)省了產(chǎn)品推向市場時間。

VHDL語言編程書籍推薦

1、《數(shù)字邏輯與VHDL設計》

本書適用于數(shù)字邏輯設計的簡介課程，主要目標如下：

（1）教授學生關(guān)于手工進行數(shù)字設計的基本概念;

（2）給出使用CAD工具手工設計數(shù)字電路的詳細方法。內(nèi)容涉及設計數(shù)字系統(tǒng)的過程、邏輯電路的基本概念、數(shù)字電路、組合電路的綜合、執(zhí)行算術(shù)運算的電路、用做構(gòu)件塊的組合電路、存儲器、同步順序電路、異步順序電路、真實系統(tǒng)設計中出現(xiàn)的實際問題、電路測試，以及CAD流程等。

本書可作為計算機和電子工程等專業(yè)本科生及研究生的教材，也可作為集成電路設計人員的參考書。

2、vhdl語言書籍推薦二：《用于邏輯綜合的VHDL》

《國外數(shù)字系統(tǒng)設計經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》旨在使VHDL成為簡單實用的硬件描述語言。

許多工程師在第一次使用VHDL（超高速集成電路硬件描述語言）的時候都會有很多不清楚的地方。《國外數(shù)字系統(tǒng)設計經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》通過清晰的組織填補了VHDL語言和通過邏輯綜合產(chǎn)生的硬件之間的差異。從最基本的組合邏輯、類型和操作符出發(fā)，《國外數(shù)字系統(tǒng)設計經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》還涵蓋了特殊結(jié)構(gòu)的內(nèi)容，如三態(tài)總線、寄存器堆和存儲器。此外，《國外數(shù)字系統(tǒng)設計經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》還著眼于討論更高層次的主題，例如怎么開發(fā)自己的程序包，如何編寫測試程序，如何使用全部的可綜合類型等。

第3版已經(jīng)做了大幅度的修改以包含進VHDL-2008的新特征。這些新特征包括如何實現(xiàn)定點數(shù)和浮點數(shù)硬件結(jié)構(gòu)的邏輯綜合。該大幅度的修改正好說明了邏輯綜合目前已經(jīng)使用得非常廣泛。為了更好地展示新版本的一些特征，《國外數(shù)字系統(tǒng)設計經(jīng)典教材系列：用于邏輯綜合的VHDL（第3版）》還包含一個完整的設計實例——數(shù)字濾波器設計，包括濾波器硬件的設計和測試平臺的設計。

3、vhdl語言書籍推薦三：《VHDL教程》

本書從VHDL語言的功能特性出發(fā)，介紹了VHDL語言的組成元素、描述風格、建模特征、測試平臺的設計技巧等，并詳細給出了一些經(jīng)過作者驗證的實例。本書的目的在于向廣大的電子設計人員介紹VHDL語言的基本知識和使用它來設計數(shù)字系統(tǒng)硬件電路的方法，從而使設計者擺脫傳統(tǒng)的人工設計方法的約束，使數(shù)字系統(tǒng)的設計水平上升到一個新的階段。

本書適合作為計算機科學及其相關(guān)專業(yè)的教材或參考書，也可供工程技術(shù)人員參考。

本書作者J.Bhasker是世界領先的VHDL課程的開發(fā)者，本書包括目前最流行的IEEESTD_LOGIC_1164程序包內(nèi)容。本書的擴展硬件建模涵蓋了對規(guī)則結(jié)構(gòu)、延遲、條件操作、狀態(tài)機、Moore和Mealy有限狀態(tài)機及時鐘分頻器等的建模，此外還包括文本I/O和測試平臺等內(nèi)容，并提供許多擴展實例。

4、vhdl語言書籍推薦四：《數(shù)字系統(tǒng)的VHDL設計》

全書共12章，包括數(shù)制與編碼、邏輯代數(shù)與VHDL基礎、門電路、組合邏輯電路、觸發(fā)器、時序邏輯電路、存儲器、數(shù)模與模數(shù)轉(zhuǎn)換、數(shù)字系統(tǒng)設計、可編程邏輯器件、VHDL仿真和VHDL綜合，各章后附有思考題和習題。

本書涵蓋數(shù)字電子技術(shù)的基本理論和基本概念，并以硬件描述語言（VHDL）為工具，介紹了數(shù)字電路及系統(tǒng)的設計方法。書中列舉了大量的基于VHDL的門電路、觸發(fā)器、組合邏輯電路、時序邏輯電路、存儲器和數(shù)字系統(tǒng)設計的實例，供讀者參考。每個設計實例都經(jīng)過了電子設計自動化（EDA）軟件的編譯和仿真，確保無誤。

vhdl語言的掌握絕對不能只顧著創(chuàng)新，熟練掌握好一般的技能，本身就是一種提高，本期的vhdl語言書籍推薦專題旨在讓大家更好的掌握vhdl語言這樣的標準技能，以上推薦的幾本書如果還是不能滿足你的需求的話，并且你還想尋找更多的計算機重磅好書的話，歡迎進入我們的》》計算機圖書頻道。

學習VHDL語言應注意的幾個問題

（1）了解VHDL語言模擬器是如何模擬代碼的過程有助于弄清一些VHDL語句的語義，而對語義有一個清楚地理解可使你能夠精練準確地進行VHDL代碼編寫。目前常用的VHDL模擬軟件有ActiveHDL和Modelsim。

（2）VHDL語言的有些構(gòu)造，較多的是專用于模擬和驗證而不是綜合，綜合軟件也許會忽略掉這樣的構(gòu)造和規(guī)則。VHDL是基于模擬的語言，它所提供的行為描述的一切方便手段實際上都是為建立模擬模型的。

（3）用于模擬的模型和用于綜合的模型有差別。

（4）為綜合而寫的代碼可以進行模擬，但不是所有為模擬而寫的代碼可以用來綜合。

（5）應大致了解綜合軟件的工作原理。目前常用的綜合軟件有Synplicity公司的Synplify和SynplifyPro軟件，Synopsys公司的FPGAExpress軟件，Mentor公司的LeonardoSpectrum軟件，Xilinx公司的XST（XilinxSynthesisTechnology）軟件。

（6）將VHDL和CPLD、FPGA的學習結(jié)合起來。

（7）應基本熟悉CPLD、FPGA器件的邏輯資源。

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