我們經(jīng)常在某手機(jī)發(fā)布會(huì)現(xiàn)場(chǎng)聽到，“××處理器采用了最先進(jìn)的10nm工藝制造”，那么究竟這個(gè)10nm代表著什么意思呢？納米制程對(duì)于CPU、SoC而言到底多重要？又與晶體管、FinFET以及EUV有什么關(guān)系呢 ？一顆CPU誕生過程，其中第七步的紫外線曝光就是最重要的光刻技術(shù)，而光刻工藝是集成電路制造過程中最直接體現(xiàn)其工藝先進(jìn)程度的技術(shù)，其中光刻技術(shù)的分辨率是指光刻系統(tǒng)所能分辨和加工的最小線條尺寸，決定了CPU中的晶體管最小特征尺寸。

根據(jù)ITRS《國(guó)際半導(dǎo)體技術(shù)藍(lán)圖》里面的相關(guān)規(guī)定，我們平常說說的16nm、14nm、10nm就是用來描述半導(dǎo)體制程工藝的節(jié)點(diǎn)代數(shù)，而它應(yīng)在不同半導(dǎo)體元件上，所描述的對(duì)象可能有所不一樣，比方說在DRAM中，可能是描述在DRAM Cell中兩條金屬線間最小允許間距Pitch值的一半長(zhǎng)度Half-Pitch半節(jié)距長(zhǎng)度；而用在CPU上時(shí)，可能描述的則是CPU晶體管中最小柵極線寬。

總的來說，××nm制程描述了該工藝代下加工尺度的精確度，但它并非指半導(dǎo)體器件中某一具體結(jié)構(gòu)的特征尺寸，而是加工精度的尺寸的最小值。這里我們主要討論的是關(guān)于CPU的制程問題，因?yàn)橹瞥虒?duì)于CPU性能、功耗、發(fā)熱來說有著比較重要地位，制程的改變對(duì)于CPU性能的影響也是非常之大的。之前我們也講到，14nm通常就是用來描述晶體管的柵極線寬。

為什么要用柵極線寬而不是其他的線寬來表征工藝節(jié)點(diǎn)？

這個(gè)主要是涉及到晶體管結(jié)構(gòu)問題，一般來說CPU內(nèi)部邏輯門電路都是使用MosFET，它有三個(gè)電極，柵極（Gate）、源極（Source）、漏極（Drain），其中柵極與源極之間的電壓差可以控制從源極流向漏極的電流大小，因此柵極起到了控制作用。

同時(shí)諸如晶體管電子遷移率等等特性是完全依賴于摻雜離子以及生產(chǎn)工藝所決定，基本上是不能動(dòng)，不過其中的晶體管柵極的長(zhǎng)寬比還是可以做做文章，電壓一樣的情況下，柵極寬度越小，電子就有可能通過晶體襯底從負(fù)極向正極流動(dòng)，造成漏電，而漏電問題會(huì)帶來靜態(tài)功耗的上升。

因此柵極線寬作用是非常重要，柵極線寬通常都是考量超大規(guī)模集成電路設(shè)計(jì)的最重要參數(shù)，也因此以它作為半導(dǎo)體工藝的節(jié)點(diǎn)劃代，這個(gè)是傳統(tǒng)意義上工藝制程的規(guī)范。

那么意思是制程越小越好咯？

確實(shí)是這樣，你想，線寬越小，那么單個(gè)晶體管的尺寸就越小，那么做出來的CPU die面積就越小啦，同一塊晶圓就能生產(chǎn)出更多的CPU die，那么無形中就增加了廠商收入（成片越多）。反過來，你也可以在相同的die面積下集成更多的晶體管，那么CPU性能也會(huì)得到提升（當(dāng)然這不是絕對(duì)的）。

其次由于柵極線寬變小了，那么工作電壓會(huì)相應(yīng)降低，CPU的功耗也會(huì)隨之降低，此外在更先進(jìn)的工藝下，晶體管截止頻率上會(huì)有更好表現(xiàn)，CPU也自然能工作在更高的頻率上。所以我們經(jīng)?？吹侥衬砈oC、CPU說，我們采用了更先進(jìn)的10nm，功耗下降了××%，頻率提升了××%，性能提升了××%。

臺(tái)積電的10nm都量產(chǎn)已久，Intel卻還沒出貨，Intel的無敵工藝不行了？

前幾年Intel從22nm進(jìn)入14nm時(shí)代，大家都在說Intel在工藝制程上起碼領(lǐng)先于其他家3-5年以上，但是好景不長(zhǎng)，大家發(fā)現(xiàn)卻發(fā)現(xiàn)Intel 14nm居然打磨了一遍又一遍，從Skylake（14nm）、Kaby Lake（14nm+）、Coffee Lake（14nm++），歷經(jīng)三代依然在用，據(jù)說還會(huì)有14nm+++，原本說好的10nm遭遇大量技術(shù)問題而難產(chǎn)。

反觀對(duì)手臺(tái)積電、三星在代工路上風(fēng)生水起，16/14nm節(jié)點(diǎn)上追趕上了Intel的進(jìn)度，令人驚訝的是，臺(tái)積電、三星的10nm工藝量產(chǎn)遠(yuǎn)遠(yuǎn)早于Intel，相關(guān)產(chǎn)品（例如高通驍龍835）甚至在市場(chǎng)上已經(jīng)賣了整整一年，臺(tái)積電甚至在今年量產(chǎn)7nm芯片，這又是怎么回事？

普羅大眾都認(rèn)為10nm肯定比14nm先進(jìn)，12nm都比14nm好，就在Intel被消極輿論聲音即將淹沒的時(shí)候，Intel點(diǎn)破了納米制程工藝數(shù)字背后“奧秘”，因?yàn)榕_(tái)積電、三星的工藝數(shù)字都經(jīng)過不同程度的“美化”，在命名上耍小聰明，也就是“數(shù)字”壓制，雖然Intel在“數(shù)字”上輸了，但是從工藝各個(gè)層面在一些關(guān)鍵技術(shù)參數(shù)上來說，Intel其實(shí)更勝一籌。之前的14nm就曾經(jīng)出現(xiàn)過這種情況，××nm制程已經(jīng)開始脫離原先的范疇，大家開始“造假”。

14nm時(shí)代，Intel已經(jīng)踢爆過一次幕后的秘密

Techinsights也做過對(duì)比，Intel 14nm確實(shí)優(yōu)于三星的14nm LPE

Intel表示線寬僅僅代表工藝節(jié)點(diǎn)，但要衡量這個(gè)工藝的好壞，Gate Pitch柵極間距、Fin Pitc鰭片間距、Fin Pitch最小金屬間距、Logic Cell Height邏輯單元高度的參數(shù)更具參考意義。同時(shí)Intel處理器架構(gòu)與集成部門主管、高級(jí)院士Mark Bohr提出以Transistor Density晶體管密度來衡量半導(dǎo)體工藝水平，并提出了以下公式：

比如在去年9月，Intel舉辦的Technology and Manufacturing Day上，主動(dòng)公布出三家10nm工藝相關(guān)技術(shù)參數(shù)指標(biāo)，我們看到Intel在這些關(guān)鍵性技術(shù)指標(biāo)上都是吊打其余兩家，例如Intel的10nm光刻技術(shù)制造出來的鰭片、柵極間隔更?。ㄗ⒁釯ntel公布的是間隔對(duì)比，不是線寬，更有比較意義）。因此在晶體管密度上幾乎是臺(tái)積電、三星的兩倍，達(dá)到了每平方毫米1億個(gè)晶體管，同時(shí)保持了邏輯單元高度低的優(yōu)良傳統(tǒng)，在3D堆疊上更有優(yōu)勢(shì)。

最近Semiwiki報(bào)道了三星的10nm、8nm以及7nm工藝晶體管密度情況，其10/8/7nm工藝的晶體管密度分別是是55.10/64.4/101.23 MTr/mm2?？梢钥吹?，三星的7nm工藝在晶體管密度上才追勉強(qiáng)上Intel的10nm，誰在玩小把戲，你不會(huì)不知道吧？

那工藝的極限在哪里？

當(dāng)制程低于20nm時(shí)候，由于二氧化硅絕緣層太薄了，只有幾個(gè)原子那么厚，那么這個(gè)時(shí)候?qū)τ诰w管來說是十分不穩(wěn)定的，會(huì)導(dǎo)致電子隨意穿過壁壘導(dǎo)致漏電，導(dǎo)致芯片功耗增加。不過這個(gè)還算是小問題，Intel弄出了高介電常數(shù)薄膜和金屬門集成電路，以及耳熟能詳?shù)腇inFET鰭式場(chǎng)效晶體管結(jié)構(gòu)，通過增加絕緣層表面積來增加電容值，以此降低漏電流大小的問題。同時(shí)為了制造出7nm線寬，行業(yè)共識(shí)是采用EUV極紫外作為光刻光源，具有曝光次數(shù)少、不要進(jìn)行克服衍射效應(yīng)產(chǎn)生的光學(xué)鄰近修正特點(diǎn)，不過目前依然有大量問題，因此EUV光刻技術(shù)尚未完全成熟。

當(dāng)工藝進(jìn)步到7nm的時(shí)候，半導(dǎo)體企業(yè)更加不淡定了，因?yàn)樵诠杌雽?dǎo)體上，晶體管的線寬下降到7nm，一個(gè)不可避免的問題發(fā)生了，那就著名的量子隧穿效應(yīng)。

在經(jīng)典物理中，宏觀粒子的能量小于勢(shì)壘高度時(shí)，這個(gè)粒子是不可能穿過這個(gè)勢(shì)壘，但是對(duì)于微觀粒子，此時(shí)具有波粒二象性，神奇的量子效應(yīng)就出現(xiàn)了，即便是能量低于勢(shì)壘高度，仍有一定的概率可以突破勢(shì)壘。這要就造成一個(gè)大問題，這個(gè)電子到底過去了沒有，監(jiān)測(cè)到?jīng)]有，邏輯門該輸出0還是1，答案不知道，那么CPU就不能正常工作，因此要杜絕這個(gè)問題發(fā)生。

Intel、臺(tái)積電、三星等半導(dǎo)體制造前沿企業(yè)均已經(jīng)針對(duì)這個(gè)問題進(jìn)行了研究，依然有一些措施可以防止量子隧穿效應(yīng)的出現(xiàn)。對(duì)于硅基半導(dǎo)體，Intel是展望的工藝極限是5nm或者3nm；三星的話后續(xù)會(huì)有8/7/6/5/4nm LPP工藝，并且在4nm會(huì)引入Multi Bridge Channel FET結(jié)構(gòu)（簡(jiǎn)稱MBCFET，多溝道場(chǎng)效應(yīng)管），獨(dú)特GAAFET（邏輯門環(huán)繞場(chǎng)效應(yīng)晶體管）技術(shù)，使用二維納米片晶克服物理擴(kuò)展以及FinFET架構(gòu)帶來的局限性。

而媒體上低于3nm工藝的報(bào)道都不是基于硅氧化物，而是石墨烯等新型復(fù)合半導(dǎo)體材料，而且全都是實(shí)驗(yàn)室技術(shù)突破，無法短時(shí)間內(nèi)量產(chǎn)的。但尋找新材料代替硅制作更低制程的晶體管是一個(gè)行之有效的解決方法之一。

納米制程工藝背后的虛與實(shí)

通讀全文，你就知曉目前半導(dǎo)體制程所謂的10nm 、7nm已經(jīng)偏離最初的范疇，不再是嚴(yán)格意義上線寬，16nm“優(yōu)化”一下可以叫12nm，10nm“優(yōu)化”還可以叫8nm。作為摩爾定律擁護(hù)者的Intel當(dāng)然是氣不過，多次點(diǎn)評(píng)批評(píng)三星、臺(tái)積電的“數(shù)字美化”行為。實(shí)際從晶體管密度參數(shù)上看，三星的7nm≈Intel 10nm，如此看來Intel的10nm難產(chǎn)也是情有可原，目標(biāo)定得太高，卻被友商狡猾地?fù)Q了個(gè)名字所取勝，普羅大眾卻因?yàn)椴欢に囍瞥痰奶搶?shí)而相信廠商的一面之詞。Intel的制造工藝技術(shù)其實(shí)并沒有那么不堪，仍然處于世界領(lǐng)先地位。