本文主要是關(guān)于卷積碼編碼器的相關(guān)介紹，并對卷積碼編碼器的設(shè)計進(jìn)行了詳盡的闡述。

卷積碼編碼器

卷積碼是通信編碼中糾錯編碼的一種，它可以將原來的信息碼打亂，這時盡管出現(xiàn)大面積突發(fā)性錯誤，這些可以通過解交織器來進(jìn)行分散，從而將大面積的錯誤較為平均地分散到不同的碼段，利于信道糾錯的實現(xiàn)。卷積編碼器即為實現(xiàn)卷積碼編碼的電路。

卷積碼擁有良好的糾錯性能，是一種被廣泛應(yīng)用于移動通信的信道編碼系統(tǒng)。一個（n，k，m）卷積碼編碼器由k個輸入，具有m階存儲的n個輸出的線形時序電路實現(xiàn)。通常，n和k是較小的整數(shù)，且

，但m比較大。當(dāng)

時，信息序列不再分成小塊，以便可以連續(xù)處理。卷積碼（n，k，m）表示碼率

，編碼器級數(shù)

，其中s是碼約束長度。[1]

反向CDMA信道使用（3，1，8）卷積碼，碼率

，約束長度為9，由于

，

，

，則該卷積編碼器包含單個輸入端，一個8級移位寄存器，三個模2加法器和一個3向編碼器輸出的連續(xù)轉(zhuǎn)向器。編碼器每輸入一位信息比特將產(chǎn)生三位編碼輸出。這些編碼符號中，第一個輸出符號

是生成序列

編碼產(chǎn)生的符號，第二個輸出符號

是由生成序列

編碼產(chǎn)生的符號，最后一個輸出符號

是由生成序列

編碼產(chǎn)生的符號，如下圖所示。

該電路由一個八位寄存器、三個碼生成邏輯、一個時隙發(fā)生器和一個四選一復(fù)用器構(gòu)成。mux的輸入為

和和，碼選擇信號C[1:0]和clk1由時隙發(fā)生器產(chǎn)生，輸出信號即為整個電路的輸出。

卷積編碼器的初始狀態(tài)用rst異步清零信號置為0，

時，電路清零。 卷積編碼器的初始狀態(tài)全為0，初始狀態(tài)之后輸出的第一個編碼符號由生成序列

編碼產(chǎn)生。這里，三個生成序列分別為

即三個生成多項式分別為：

卷積碼編碼器設(shè)計

卷積碼的編碼器一般都比較簡單。

圖4.1是一般情況下的卷積碼編碼器框圖。它包括NK級的輸入移位器，一組n個模2和加法器和n級的輸出移位寄存器。對應(yīng)于每段k比特的輸入序列，輸出n個比特。由圖可知，n個輸出比特不但與當(dāng)前的k個輸入比特有關(guān)，而且與以前的（N-1）k個輸入信息比特有關(guān)。整個編碼過程可以看成是輸入信息序列與由移位寄存器和模2加法器的連接方式所決定的另一個序列的卷積，卷積碼由此得名。本文采用的是沖擊響應(yīng)描述法編碼思想。

圖4.2是卷積編碼器（2，1，3）卷積編碼器的方框圖。左邊是信息的輸入。下面是系統(tǒng)位輸出和奇偶校驗位輸出。其中有3個移位寄存器和一個模塊化2加法器。簡單地說，信息位由移位寄存器和模2加法器一起輸出，產(chǎn)生一個系統(tǒng)位和一個校驗位。可以看出，當(dāng)每個比特被輸入時，移位在移位寄存器中被移動到右邊。原來的第三個寄存器被刪除。可見卷積編碼不僅與輸入比特有關(guān)，而且與前面的3-1比特相關(guān)。約束長度為3。這里，k＝1和n＝2是r＝k/n＝1/2〔3〕。

卷積碼的樹狀圖?

對于圖4.2所示的（2,1,3）卷積碼編碼電路，其樹狀圖如下圖4.3所示，這里，分別用a，b，c和d表示寄存器的4種狀態(tài)：00,01,10和11，作為樹狀圖中每條支路的節(jié)點。以全零狀態(tài)a為起點，當(dāng)輸入位信息位為0時，輸出碼元c1c2=00，寄存器保持狀態(tài)a不變，對應(yīng)圖中從起點出發(fā)的上支路；當(dāng)輸入位為1時，輸出碼元c1c2=11，寄存器則轉(zhuǎn)移到狀態(tài)b，對應(yīng)圖中的下支路；然后再分別以這兩條支路的終結(jié)點a和b作為處理下一位輸入信息的起點，從而得到4條支路，以此類推，可以得到整個樹狀圖。如下圖4.3

卷積碼的網(wǎng)格圖?

狀態(tài)圖可以完整的描述編碼器的工作過程，但是其只能顯示狀態(tài)轉(zhuǎn)移的過程而不能顯示狀態(tài)轉(zhuǎn)移發(fā)生的時刻，由此引出用來表示卷積碼的另一種常用方法——網(wǎng)格圖。網(wǎng)格圖就是時?間與對應(yīng)狀態(tài)的轉(zhuǎn)移圖，在網(wǎng)格圖中每一個點表示該時刻的狀態(tài)，狀態(tài)之間的連線表示狀態(tài)轉(zhuǎn)移。通過觀察網(wǎng)格圖可以發(fā)現(xiàn)在網(wǎng)格圖中輸入信息x（n）并沒有標(biāo)出，但如觀察到轉(zhuǎn)移后的狀態(tài)表示（x（n），x（n-1））就可以發(fā)現(xiàn)輸入信息已經(jīng)隱含在轉(zhuǎn)移后的狀態(tài)中[4]。?

如下圖4.4是（2,1,3）卷積編碼的網(wǎng)格圖。

卷積編碼器VHDL仿真波形

卷積編碼器VHDL仿真波形如圖7.3所示。輸入信息序列DATAIN＝“11011”在仿真前設(shè)置，速率為32 kb/s。仿真結(jié)果表明，卷積編碼的輸出為“111100100010110100100”，速率為96 kb/s，與理論分析相一致。

結(jié)語

關(guān)于卷積碼編碼器設(shè)計的相關(guān)介紹就到這了，希望通過本文能讓你對卷積碼編碼器有更深的認(rèn)識，如有不足之處歡迎指正。

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