FPGA編程語言為何叫硬件描述語言？硬件即FPGA硬件，硬件描述語言，也就自然地告訴我們可以通過語言來描述FPGA內(nèi)部硬件。如：用y=a&b來描述一個(gè)2輸入的與門，用PLL來描述類似外部時(shí)鐘管理芯片。因此，要想學(xué)好FPGA，你得用硬件的思維方式來編寫代碼，注重FPGA的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)，好的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)會(huì)帶來質(zhì)的飛躍，這就告訴我們RTL Coding其實(shí)是硬件結(jié)構(gòu)設(shè)計(jì)，而非基于處理器架構(gòu)的C語言程序開發(fā)，好的RTL Coding就是好的硬件結(jié)構(gòu)。2.FPGA設(shè)計(jì)是做串并操作的時(shí)序設(shè)計(jì)？FPGA內(nèi)部硬件之間的通信為多對多節(jié)點(diǎn)通信，不僅存在無先后順序的并行邏輯，而且還存在先后順序的串行邏輯，這和CPU基于指令的順序執(zhí)行邏輯完全不同，我們需要嚴(yán)格控制設(shè)計(jì)中各個(gè)信號之間的時(shí)間關(guān)系，以滿足最終的時(shí)間上的需求，即時(shí)序要求。

因此，F(xiàn)PGA設(shè)計(jì)就是針對既有串行操作，又有并行操作的時(shí)序設(shè)計(jì)，即FPGA串并操作的時(shí)序設(shè)計(jì)。3.FPGA串并操作，該如何理解？a.執(zhí)行完A后再執(zhí)行B；b.A和B之間并行執(zhí)行，且沒有關(guān)聯(lián)；c.A和B之間并行執(zhí)行，且開始時(shí)有先后順序，即串行邏輯；d.FPGA的復(fù)雜系統(tǒng)包含上述多種靈活組合，設(shè)計(jì)時(shí)需多多琢磨思考，合理設(shè)計(jì)。4.FPGA內(nèi)部最基本硬件結(jié)構(gòu)LUT，你理解嗎？LUT的原理很簡單，就是把各種可能的結(jié)果存起來標(biāo)個(gè)號，每次根據(jù)輸入的號來輸出結(jié)果。如：一位加法器有4種可能輸入對應(yīng)3種結(jié)果，就只需要做一張表格，把所有的輸入和輸出一一對應(yīng)即可。

圖1 LUT實(shí)現(xiàn)方式

理解了LUT原理，我們可以用相同的思想來實(shí)現(xiàn)DDS、簡單乘法、簡單三角函數(shù)等，有時(shí)可以大大省資源，因?yàn)楫吘笷PGA最終都是有多個(gè)LUT級聯(lián)+Reg+其它 來實(shí)現(xiàn)各種復(fù)雜的硬件電路。

5.FPGA設(shè)計(jì)關(guān)鍵在于結(jié)構(gòu)的設(shè)計(jì)，你同意嗎？a.首先，清楚FPGA的內(nèi)部結(jié)構(gòu)，基本結(jié)構(gòu)為LUT；

b.然后，按照功能、時(shí)鐘域、串并操作、數(shù)據(jù)流和控制流來綜合考慮系統(tǒng)的結(jié)構(gòu)；

c.最后，根據(jù)面積、速度和功耗來不斷優(yōu)化系統(tǒng)結(jié)構(gòu)，設(shè)計(jì)出最合理的系統(tǒng)結(jié)構(gòu)。