簡(jiǎn)介

現(xiàn)代FPGA是有史以來(lái)最復(fù)雜的集成電路之一，它們采用最先進(jìn)的晶體管技術(shù)和頂尖的架構(gòu)，以實(shí)現(xiàn)令人難以置信的靈活性和最高的性能。隨著時(shí)間的推移和技術(shù)的進(jìn)步，這種復(fù)雜性決定了，在用FPGA設(shè)計(jì)和實(shí)現(xiàn)系統(tǒng)時(shí)，需要做出某些妥協(xié)。這一點(diǎn)在電源中最為明顯，F(xiàn)PGA每次更新?lián)Q代，電源都要提高精度、靈活性、可控性、效率和故障感知能力，還要減小體積。

在本文中，我們將專門討論針對(duì)Altera? Arria 10 FPGA的部分約束性規(guī)格以及這些規(guī)格對(duì)電源設(shè)計(jì)的影響。然后，我們將討論最佳供電解決方案，討論如何運(yùn)用ADI公司的整套電源系統(tǒng)管理(PSM)IC（包括LTC3887, LTC2977 和 LTM4677），成功地達(dá)到規(guī)格要求，使FPGA實(shí)現(xiàn)最佳的效率、速度和功率水平。

FPGA電源要求（解讀數(shù)據(jù)手冊(cè)）

工程師應(yīng)該將大部分時(shí)間用于編程——他們不希望花費(fèi)時(shí)間和精力去考慮如何設(shè)計(jì)合適的電源。實(shí)際上，最佳供電方案就是采用一種既能滿足項(xiàng)目當(dāng)前需求，又能達(dá)到項(xiàng)目升級(jí)發(fā)展需求的，強(qiáng)大、靈活且行之有效的設(shè)計(jì)方案。在此，我們將仔細(xì)考察一些重要的電源規(guī)格及其含義。

電壓精度

內(nèi)核電源電壓是平衡FPGA功耗和性能的、最重要的關(guān)鍵要素之一。規(guī)格文檔給出了一系列可接受的電壓，但總的電壓范圍并不是問(wèn)題的全部。與所有事物一樣，需要進(jìn)行權(quán)衡和優(yōu)化。

表1是當(dāng)下流行的Altera Arria 10 FPGA 1的內(nèi)核電壓規(guī)格示例。雖然這些數(shù)字是Arria 10特有的數(shù)據(jù)，但它們代表了其他FPGA內(nèi)核電壓要求。電壓范圍為標(biāo)稱電壓另加±3.3％的容差。在此電壓窗口內(nèi)，F(xiàn)PGA會(huì)正常運(yùn)行，但問(wèn)題的全貌要復(fù)雜得多。

注意標(biāo)有"SmartVID"的行，其電壓范圍為0.82 V至0.93 V。這表示，當(dāng)FPGA通過(guò)SmartVID 2接口（詳見后文）請(qǐng)求自身的內(nèi)核電壓時(shí)，F(xiàn)PGA可以接受的各種電壓。該SmartVID規(guī)格表明了有關(guān)FPGA的一個(gè)基本事實(shí)：FPGA可以在不同電壓下運(yùn)行，具體取決于其特定的制造容差以及采用的特定邏輯設(shè)計(jì)。FPGA的靜態(tài)電壓可能各不相同。電源必須具備響應(yīng)和適應(yīng)能力。

設(shè)計(jì)目標(biāo)是產(chǎn)生恰好能滿足編程功能需求的性能水平，不消耗不必要的功率。根據(jù)半導(dǎo)體的物理特性以及Altera、Xilinx?（圖1）和其他公司公布的數(shù)據(jù)可知，動(dòng)態(tài)和靜態(tài)功率會(huì)隨著內(nèi)核V DD的增加而顯著提高，因此我們的目標(biāo)是確保，給FPGA提供的電壓剛好達(dá)到其時(shí)序要求即可。功耗過(guò)大無(wú)助于提高性能。實(shí)際上，功耗過(guò)多會(huì)使情況變得更糟，因?yàn)榫w管泄漏電流隨著溫度的升高而增加，從而消耗更多不必要的功率。由于這些原因，當(dāng)務(wù)之急是優(yōu)化設(shè)計(jì)和工作點(diǎn)的電壓。

這種優(yōu)化過(guò)程需要非常精確的電源才能獲得成功。必須將調(diào)節(jié)器誤差納入誤差預(yù)算，并從可用于優(yōu)化的可用電壓范圍中減去。如果內(nèi)核電壓降至要求電壓以下，則FPGA可能因時(shí)序錯(cuò)誤而發(fā)生故障。如果內(nèi)核電壓漂移至最大規(guī)格值以上，結(jié)果可能會(huì)損壞FPGA，或者可能會(huì)在邏輯中形成保持時(shí)間故障。為了防止所有這些情況，必須考慮電源容差范圍，并且指令電壓必須保持在規(guī)格限值以內(nèi)。

問(wèn)題是大多數(shù)電源調(diào)節(jié)器都不夠準(zhǔn)確。調(diào)節(jié)電壓可能是指令電壓容差范圍內(nèi)的任何電壓，可能隨負(fù)載條件、溫度和老化而漂移。保證±2％容差的電源可以在4％的電壓窗口內(nèi)任意調(diào)節(jié)電壓。為了補(bǔ)償電壓可能比下限值低2％的問(wèn)題，必須將指令電壓提高到比時(shí)序要求2％的水平。如果調(diào)節(jié)器然后漂移到比指令電壓高2％的水平，它將在比該工作點(diǎn)所需的最小電壓高4％的水平運(yùn)行。這仍然符合FPGA的指定電壓要求，但卻浪費(fèi)了大量功率（圖2）。

解決辦法是選擇能支持更嚴(yán)格的電壓容差的電源調(diào)節(jié)器。容差為±0.5％的調(diào)節(jié)器可以在要求工作頻率下，在更接近最小規(guī)格要求的范圍內(nèi)工作，并且保證與所需電壓的偏離幅度小于1％。這種情況下，F(xiàn)PGA會(huì)正常工作，并且其功耗將達(dá)到該工作條件下的最低水平。

LTC388x系列電源控制器可在較寬的可配置電壓范圍內(nèi)，保證調(diào)節(jié)輸出電壓容差優(yōu)于±0.5％。LTC297x系列電源系統(tǒng)管理器可保證調(diào)整后的電壓調(diào)節(jié)器容差優(yōu)于±0.25％。在這些精度條件下，對(duì)于FPGA，顯然都能使其功耗與性能之間達(dá)到最佳平衡。

熱管理

就電源精度而言，一個(gè)更微妙的意義體現(xiàn)在熱預(yù)算當(dāng)中。由于靜態(tài)功耗遠(yuǎn)遠(yuǎn)沒有達(dá)到可以忽略不計(jì)的程度，因此FPGA即使在無(wú)所事事的情況下也會(huì)升溫。溫度升高會(huì)導(dǎo)致更多的靜態(tài)功耗，從而進(jìn)一步提高工作溫度（圖3）。向電源添加不必要的電壓只會(huì)使該問(wèn)題變得更加糟糕。不準(zhǔn)確的電源需要工作電壓保護(hù)段，確保有足夠的電壓來(lái)完成此項(xiàng)工作。由容差、系統(tǒng)組件變化和工作溫度的變化引起的電源電壓不確定性可能產(chǎn)生明顯高于所需最小值的電壓。當(dāng)施加到FPGA時(shí)，這種額外的電壓可能導(dǎo)致熱效應(yīng)，甚至可能在高處理負(fù)載下導(dǎo)致熱失控。

補(bǔ)救措施是選擇一種非常精確的電源，該電源僅產(chǎn)生恰當(dāng)且不超過(guò)必要的電壓，這正是ADI電源系統(tǒng)管理(PSM)器件所擅長(zhǎng)的。

SmartVID

SmartVID是Altera公司出品的一種技術(shù)，該技術(shù)用于按照FPGA本身的要求，為每個(gè)FPGA提供最佳電壓。FPGA內(nèi)部有一個(gè)寄存器，其中包含一個(gè)因器件而異的電壓（已在出廠中編程），可保證FPGA高效運(yùn)行。FPGA內(nèi)部編譯的一項(xiàng)IP功能可以讀取該寄存器，并通過(guò)外部總線向電源發(fā)出請(qǐng)求，要求提供這個(gè)精確的電壓（圖4）。一旦達(dá)到電壓要求，它就會(huì)在運(yùn)行期間保持靜止。

SmartVID應(yīng)用對(duì)電源的要求包括特定的總線協(xié)議、電壓精度和速度?？偩€協(xié)議是FPGA用于將其所需電壓傳送到功率調(diào)節(jié)器的幾種方法之一。在可用的方法中，PMBus最為靈活，因?yàn)樗梢詽M足最廣泛的電源管理IC的需求。SmartVID IP使用兩個(gè)PMBus指令：VOUT_MODE和VOUT_COMMAND，用于命令符合PMBus標(biāo)準(zhǔn)的功率調(diào)節(jié)器達(dá)到正確的電壓。

調(diào)節(jié)器的電壓精度和速度要求包括自主引導(dǎo)電壓（在PMBus激活之前），能每10毫秒接受一個(gè)新電壓指令，在電壓調(diào)整階段每10毫秒能步進(jìn)10 mV，并且能在10毫秒的步進(jìn)時(shí)間內(nèi)穩(wěn)定在目標(biāo)電壓30 mV(~3%)范圍內(nèi)，最終升至指令電壓并在FPGA工作期間保持靜止。

雖然Altera使用的是SmartVID技術(shù)，但業(yè)界使用的其他類似技術(shù)也可以完成相同的任務(wù)。一種最簡(jiǎn)單的方法是在工廠測(cè)試每塊電路板，并在電源的非易失性存儲(chǔ)器中編程一個(gè)精確的電壓，優(yōu)化該特定電路板的性能。使用該技術(shù)時(shí)，不需要進(jìn)一步干預(yù)，電源就能在正確的電壓下工作。這是搭載EEPROM的電源管理器或控制器的優(yōu)點(diǎn)之一。

LTC388x系列電源控制器可滿足Altera SmartVID的所有要求。此外，LTM4675/LTM4676/LTM4677 μModule調(diào)節(jié)器可以輕松滿足這些要求，而且通過(guò)單一緊湊的形式提供了完整的解決方案。

時(shí)序收斂

任何邏輯模塊的計(jì)算速度均取決于其電源電壓。在限值范圍內(nèi)，電壓越高，性能越快。我們已經(jīng)看到，為什么不能采用簡(jiǎn)單的辦法，即在最高電壓下運(yùn)行，保證獲得最佳速度。另一方面，我們必須使工作電壓足夠高，能滿足應(yīng)用需求，如圖5所示。

圖5的一個(gè)重要啟示是，當(dāng)特定設(shè)計(jì)達(dá)不到其邏輯時(shí)序要求并處于故障區(qū)域時(shí)可以采取哪些措施。通常，在將設(shè)計(jì)轉(zhuǎn)化成硬件之前，很難準(zhǔn)確定義正常工作與故障之間的界限，也無(wú)法預(yù)先確定它將在哪個(gè)特定電壓下超過(guò)時(shí)序要求。唯一的選擇是提前確定一個(gè)遠(yuǎn)高于最小值的電壓，以浪費(fèi)功率為代價(jià)來(lái)保證功能；或者設(shè)計(jì)一種靈活的電源，以在測(cè)試時(shí)適應(yīng)硬件需求，甚至在采用SmartVID技術(shù)的情況下，能在加電時(shí)適應(yīng)硬件需求。適應(yīng)未知需求的能力使得ADI PSM器件的精度更具價(jià)值，因?yàn)镕PGA設(shè)計(jì)師可以在實(shí)際設(shè)計(jì)階段和任何開發(fā)階段在功耗與性能之間進(jìn)行權(quán)衡。

電源定序101

在摩爾定律的驅(qū)動(dòng)下，現(xiàn)代FPGA中的晶體管不斷縮小，迫使我們?cè)谑褂眠@些微小的晶體管時(shí)進(jìn)行權(quán)衡，這些晶體管又快又小，同時(shí)也更加脆弱。一塊芯片包含數(shù)億個(gè)晶體管，我們必須將它分割成可以設(shè)計(jì)并獨(dú)立管理的內(nèi)核段、模塊段和隔斷。這些考慮因素造就了具有許多電源域的FPGA。最近的一些FPGA有十幾個(gè)需要妥善管理的電源。在電壓、電流、紋波和噪聲以外，還包括啟動(dòng)、關(guān)斷和故障條件期間的序列順序。

最新的FPGA規(guī)格針對(duì)啟動(dòng)和關(guān)斷電源時(shí)的序列順序提出了特定的要求。Xilinx和Altera都建議采用特定的順序和時(shí)序，確保FPGA正常復(fù)位，保持最小的電流消耗，并在電源轉(zhuǎn)換期間將I/O保持在正確的三態(tài)配置下?？紤]到每個(gè)FPGA涉及到的電源數(shù)量，定序任務(wù)可謂相當(dāng)復(fù)雜。

Altera Arria 10的技術(shù)規(guī)格將電源分為三個(gè)序列組（1、2、3），并要求它們按升序排列為1、2、3，然后按相反的順序降序排列：3、2、13。

類似地，Xilinx針對(duì)Virtex UltraScale FPGA升序序列的建議為：VCCINT/VCCINT_IO、VCCBRAM、VCCAUX/VCCAUX_IO和VCCO。降序序列與升序順序4相反。

這些只是眾多FPGA中的兩種。幾乎每個(gè)現(xiàn)代FPGA系統(tǒng)都有多個(gè)電源軌，最明顯的一個(gè)問(wèn)題是，它們應(yīng)以何種順序打開和關(guān)閉？即使沒有明確的定序要求，也有充分的理由，強(qiáng)制以確定性的序列來(lái)執(zhí)行事件。以下是一些可用的設(shè)計(jì)選項(xiàng)。

無(wú)定序方案：讓電源自行升降?？赡軙?huì)出現(xiàn)什么問(wèn)題？

硬件級(jí)聯(lián)定序方案：以硬接方式連接每個(gè)上升電源，以使能下一個(gè)電源。這種方式僅在電源上升時(shí)有效。

基于CPLD的定序方案：使用可編程邏輯創(chuàng)建自定義解決方案。該方案非常靈活，設(shè)計(jì)師要承擔(dān)全部挑戰(zhàn)。

基于事件的定序方案：基于事件的定序方案與級(jí)聯(lián)定序方案類似，但更加靈活一些，因?yàn)樵摲桨缚缮峡上?。專用的序列器IC能支持編程，還能處理許多故障情況和極端情況。

基于時(shí)間的定序方案：基于時(shí)間的定序方案在指定時(shí)間觸發(fā)各個(gè)事件。結(jié)合全面的故障管理方案，基于時(shí)間的序列器可以確保靈活性、確定性和安全性。

以下各節(jié)將更加詳細(xì)地探討這些方案。

無(wú)定序方案

可以打開電源系統(tǒng)，而不進(jìn)行任何管理。當(dāng)主電源可用或ON開關(guān)激活時(shí)，調(diào)節(jié)器開始調(diào)節(jié)。斷電或ON開關(guān)關(guān)閉時(shí)，調(diào)節(jié)器停止調(diào)節(jié)。當(dāng)然，這種方法有很多問(wèn)題，有些問(wèn)題更加明顯。

缺乏時(shí)間確定性可能在系統(tǒng)中造成各種影響。首先，會(huì)對(duì)靈敏度很高的FPGA造成壓力。這可能會(huì)導(dǎo)致直接的災(zāi)難性故障，或者可能導(dǎo)致過(guò)早老化，從而致使性能下降。兩種情況均非善果。還可能導(dǎo)致不可預(yù)測(cè)的上電復(fù)位行為或上電時(shí)不確定的邏輯狀態(tài)，從而使系統(tǒng)穩(wěn)定性成為問(wèn)題并且難以調(diào)試。在該方案中，故障檢測(cè)和響應(yīng)、能量管理和調(diào)試支持等問(wèn)題完全沒有得到解答。一般來(lái)說(shuō)，回避電源定序定會(huì)引發(fā)災(zāi)難。

級(jí)聯(lián)定序

一種條理性略強(qiáng)的定序方法是如圖7所示經(jīng)典PGOOD至RUN硬連線式級(jí)聯(lián)方案。這就像多米諾骨牌掉落一樣：每張骨牌依次觸碰下一張，這保證了按序推進(jìn)。該技術(shù)具有簡(jiǎn)單的優(yōu)點(diǎn)。不幸的是，它也有缺點(diǎn)。雖然該方案能有效地升序定序電源系統(tǒng)，但不能逆序（或是任何其他順序）運(yùn)行，不支持降序定序。只能有一個(gè)序列順序。此外，在不確定的運(yùn)行條件下，該方案不能有效地處理故障或管理能量。該方案智能不足，無(wú)法做出任何決策。如果序列中有一個(gè)階段發(fā)生故障，接下來(lái)會(huì)發(fā)生什么？如果一個(gè)工作正常的電源掉電，會(huì)發(fā)生什么？這些問(wèn)題的答案都不明確，對(duì)這些問(wèn)題進(jìn)行調(diào)試亦非易事。

FPGA或CPLD定序

使用電路板上的輔助CPLD或FPGA對(duì)電源排序，這是許多設(shè)計(jì)師選擇的方案。在由數(shù)字設(shè)計(jì)師設(shè)計(jì)的或?yàn)槠湓O(shè)計(jì)的系統(tǒng)中，該方案具有一定的吸引力。一種十分自然的方案是設(shè)計(jì)一個(gè)可編程到FPGA中的數(shù)控模塊，用于控制另一個(gè)FPGA的電源。這里的決定可能具有欺騙性，因?yàn)殡娫聪到y(tǒng)并不像數(shù)控那樣簡(jiǎn)單。

如果設(shè)計(jì)師希望自上而下解決電源定序、控制和管理問(wèn)題，他們必須首先全面了解其復(fù)雜性。我們已經(jīng)討論了其中的許多內(nèi)容，但還有更多的內(nèi)容尚未討論，例如檢測(cè)微秒級(jí)過(guò)壓和欠壓情況并做出反應(yīng)，檢測(cè)危險(xiǎn)電流和溫度，記錄遙測(cè)結(jié)果和狀態(tài)，提供啟動(dòng)和調(diào)試服務(wù)以簡(jiǎn)化硬件設(shè)計(jì)人員的工作等。在數(shù)字算法以外，所有這些考慮都需要專用的模擬硬件。

針對(duì)希望采用這種方式的勇敢的設(shè)計(jì)師，ADI公司提供了若干模擬前端IC，以幫助他們完成這項(xiàng)任務(wù)。在數(shù)字位和模擬電源之間的接口處，LTC2936提供六個(gè)堅(jiān)固、高精度的可編程閾值模擬比較器，用于檢測(cè)快速事件并將數(shù)字狀態(tài)發(fā)送到邏輯。該器件還有三個(gè)可編程GPIO引腳，可提供額外的功能。該可編程IC有EEPROM，后者可在啟動(dòng)時(shí)近乎即時(shí)地工作；該IC還能通過(guò)其I2C/SMBus接口存儲(chǔ)故障遙測(cè)數(shù)據(jù)以便進(jìn)行調(diào)試。圖8展示了使用LTC2936的一種便捷方法。

在快速比較器功能外，還必須有一個(gè)模數(shù)轉(zhuǎn)換器(ADC)來(lái)收集遙測(cè)數(shù)據(jù)。一種行之有效的方案是 LTC2418，它可以通過(guò)快速建立式24位Σ-Δ ADC和4線SPI接口監(jiān)控多達(dá)16個(gè)通道的模擬信號(hào)。電路板控制器可以輕松地流式傳輸測(cè)量數(shù)據(jù)并監(jiān)控系統(tǒng)中的多個(gè)目標(biāo)點(diǎn)。

通常，使用FPGA或CPLD控制上電時(shí)序的方案有很多種。這種方法確實(shí)有效，但必須有人負(fù)責(zé)數(shù)字和模擬設(shè)計(jì)，包括所有不可避免的設(shè)計(jì)缺陷、難以想象的極端情況和故障以及令人怨聲載道的支持問(wèn)題等。電源系統(tǒng)當(dāng)然有更簡(jiǎn)單的構(gòu)建方法。

簡(jiǎn)單的序列器/監(jiān)控器

解決強(qiáng)大的定序和故障處理難題是簡(jiǎn)單的序列器/監(jiān)控器的份內(nèi)之事。這些器件的重要作用是確定電源軌的序列，確保電源軌在運(yùn)行（監(jiān)控）期間保持在規(guī)定的限值以內(nèi)。LTC2928 是一款簡(jiǎn)單易用的引腳帶式可配置序列器，其序列時(shí)序（降序?yàn)榉聪虻纳颍┖捅O(jiān)控器電壓閾值均可配置。該器件具有滿足這些要求的潛力，但沒有多余的功能，也未提供數(shù)字可編程或遙測(cè)功能。

LTC2937屬于帶EEPROM的可編程序列器和監(jiān)控器。該器件具有全面的數(shù)字可編程能力，擁有基于時(shí)間和基于事件的定序功能，可以對(duì)任意數(shù)量的電源進(jìn)行定序和監(jiān)控，還能把故障狀態(tài)記錄到EEPROM黑匣子當(dāng)中。對(duì)于不需要電壓管理和遙測(cè)功能的應(yīng)用，這種解決方案有很大的價(jià)值。

μModule 器件

采用在BGA或LGA封裝，集成度最高且每平方厘米提供的功能最豐富的解決方案是PSM μModule?器件。這些是完整的電源系統(tǒng)，在單個(gè)封裝中納入了控制器IC、電感器、開關(guān)和電容等器件。有些μModule調(diào)節(jié)器（如 LTM4650）不包含數(shù)字功能，因此可以從LTC2975提供的額外定序和管理功能中受益。有些μModule調(diào)節(jié)器（如LTM4676A）有自己的PSM功能，可以輕松與系統(tǒng)中的其他PSM IC集成。

共享定序

PSM微型模塊、管理器IC和控制器IC全力協(xié)調(diào)，通過(guò)簡(jiǎn)單的單線總線SHARE_CLK共享時(shí)序信息，從而實(shí)現(xiàn)上下定序。通過(guò)該單線，所有PSM IC共享各種信息，比如定序何時(shí)開始（零時(shí)）、時(shí)鐘每次何時(shí)走時(shí)以及影響定序的其他狀態(tài)信息。只需將系統(tǒng)中的所有SHARE_CLK引腳連接在一起即可實(shí)現(xiàn)這種協(xié)調(diào)。每個(gè)IC都有自己的序列時(shí)序編程功能，可以使用共享時(shí)基精確可靠地對(duì)事件（如使能和禁用、斜坡和發(fā)生故障時(shí)的超時(shí)）計(jì)時(shí)。

基本而言，SHARE_CLK引腳是一個(gè)開漏100 kHz時(shí)鐘引腳。開漏意味著IC可以主動(dòng)下拉或釋放，并允許總線浮動(dòng)。當(dāng)總線上的所有器件都釋放時(shí)，上拉電阻會(huì)將電壓拉至3.3 V。這樣，一個(gè)器件就可以通過(guò)下拉停止時(shí)鐘，直到時(shí)鐘準(zhǔn)備就緒；這意味著所有器件必須在時(shí)鐘啟動(dòng)之前達(dá)成一致：這是一種有效的零時(shí)信息傳遞機(jī)制，也是通過(guò)停止時(shí)鐘來(lái)指示定序狀態(tài)的一種有效機(jī)制。

共享故障處理

與SHARE_CLK引腳類似的是FAULT總線。系統(tǒng)中的每個(gè)PSM IC都連接到共享FAULT線，既可使用其開漏輸出將其拉低，也可以在另一個(gè)器件拉低時(shí)進(jìn)行響應(yīng)。這為整個(gè)PSM器件系列提供了一種簡(jiǎn)單、快速的故障傳遞和響應(yīng)方式。該行為完全可配置，并且在出現(xiàn)問(wèn)題時(shí)，無(wú)論是在定序期間還是在穩(wěn)定狀態(tài)期間都支持協(xié)調(diào)響應(yīng)。可以將系統(tǒng)配置為移除電源并嘗試根據(jù)指定的時(shí)序重新定序，同時(shí)在黑匣子中記錄有關(guān)系統(tǒng)狀態(tài)的信息，并在發(fā)生故障時(shí)記錄故障原因。該EEPROM黑匣子信息可通過(guò)I2C總線進(jìn)行后續(xù)處理。

降序定序和存儲(chǔ)能量管理

對(duì)電源進(jìn)行降序定序時(shí)還要考慮一個(gè)額外因素：能源管理。越來(lái)越重要的是要在電源降序定序時(shí)為其提供確定的時(shí)序，這就需要仔細(xì)考慮系統(tǒng)哪些地方會(huì)消耗存儲(chǔ)的能量。高功率電源可能有許多大型電解電容作為大容量電荷存儲(chǔ)元件，并且這些電容會(huì)被充電，達(dá)到電源電壓，其中保存著足夠的能量，在不幸的條件下有可能炸毀未采取正確防護(hù)措施的器件。為了避免這種情況，F(xiàn)PGA制造商指定了用于保護(hù)器件的降序序列。對(duì)于Altera Arria 10，該序列如圖125所示。

該降序序列隱含的要求是，電容中存儲(chǔ)的所有能量都去了某個(gè)地方并被安全地消耗掉了。這有多種方法可達(dá)此目的，其中最簡(jiǎn)單的方法是在電容兩端裝一個(gè)固定電阻。該電阻在電源接通時(shí)總會(huì)消耗功率，但可以使其電阻足夠大，從而將比較損耗降至最低，并使RC放電時(shí)間常數(shù)盡量短，達(dá)到可以接受的程度。充分放電電源所需時(shí)間是RC時(shí)間常數(shù)的倍數(shù)（通常為5倍），應(yīng)進(jìn)行優(yōu)化以使電阻中消耗的靜態(tài)功率達(dá)到可以接受的程度（如

一種更復(fù)雜但非常安全的方案是僅當(dāng)對(duì)電源放電時(shí)才切換電容兩端的電阻。這種方法在需要時(shí)將電荷從大容量電容中拉出，并將其安全地消耗在開關(guān)FET的電阻和輔助串聯(lián)電阻中，但避免了固定電阻的持續(xù)功率消耗問(wèn)題。電路如圖13所示。

這種方法需要注意幾個(gè)因素：控制、放電時(shí)間和功耗。必須有一個(gè)可用的信號(hào)指示放電開關(guān)在適當(dāng)?shù)臅r(shí)間關(guān)閉。開關(guān)FET是NMOS，因此控制信號(hào)必須充分升高到FET的VTH以上，以使其進(jìn)入飽和狀態(tài)。對(duì)于普通FET，此柵極驅(qū)動(dòng)電壓可能高達(dá)3 V至5 V。

典型的電解電容將具有數(shù)百毫歐的等效串聯(lián)電阻(ESR)，當(dāng)電容放電時(shí)會(huì)消耗一些能量，但這些電容中有許多是并聯(lián)的，因此總并聯(lián)電容相加可能達(dá)數(shù)十個(gè)毫法拉，等效電阻為幾十毫歐或以下。我們可以安全地假設(shè)，電容ESR將消耗存儲(chǔ)能量的一小部分。

為了在合理的時(shí)間內(nèi)對(duì)電容放電，放電RC時(shí)間常數(shù)必須小于期望放電時(shí)間的1/5th（以允許該電壓下降到幾毫伏以下）。這個(gè)計(jì)算非常簡(jiǎn)單（公式1），使用的是所有電容的總和以及FET和串聯(lián)R的總和，以及RESR電阻的并聯(lián)組合，其中N是并聯(lián)電容的數(shù)量。

對(duì)于一個(gè)更大的系統(tǒng)，其中有一個(gè)50 mF的電容組，RDS + R =500mΩ，電壓將在約125毫秒內(nèi)降至50 mV以下。此時(shí)的峰值電流（和功率）為1 V /500mΩ= 2 A或2 W。由于大部分的存儲(chǔ)能量在前兩個(gè)時(shí)間常數(shù)中耗盡，所以，我們可以通過(guò)查看FET的安全工作區(qū)圖（如圖146中的示例所示），決定是否需要串聯(lián)電阻。在這種情況下，我們的FET可以安全地承受2 W的脈沖超過(guò)10秒，因此不存在損壞的危險(xiǎn)。然而，該FET的RDS小于20mΩ，因此串聯(lián)R必須為480mΩ。我們必須確定串聯(lián)電阻的大小，以便適當(dāng)散熱，因?yàn)殡娮钑?huì)消耗大部分的功率。通常，脈沖持續(xù)時(shí)間將比電阻的熱時(shí)間常數(shù)短得多。電阻數(shù)據(jù)表中提供了更多的信息。

最強(qiáng)大的放電電路可以在各種條件下安全地消耗能量。圖15中的電路顯示了一種歷經(jīng)檢驗(yàn)的方法。這種方法采用ON半導(dǎo)體FDMC8878放電FET和一個(gè)物理尺寸較大的SMD 1210型0.5Ω電阻。

應(yīng)對(duì)電源系統(tǒng)管理面臨的挑戰(zhàn)

如前所述，針對(duì)FPGA電源系統(tǒng)所有要求的最佳解決方案是ADI公司的PSM。該產(chǎn)品組合的優(yōu)勢(shì)包括：

首屈一指的電壓精度（優(yōu)于±0.5％）

搭載EEPROM存儲(chǔ)器，全面的自主性

完全可編程的集成式電源定序功能，橫跨整個(gè)系統(tǒng)的獨(dú)立上下時(shí)序功能

強(qiáng)大的集成式全系統(tǒng)故障管理

綜合遙測(cè)功能：電壓、電流、溫度和狀態(tài)

協(xié)調(diào)式IC系列可解決電源系統(tǒng)各個(gè)領(lǐng)域的問(wèn)題

Altera Arria 10 SoC開發(fā)套件展示了用于Altera Arria 10 SoC IC的ADI公司電源系統(tǒng)管理解決方案（圖16）。

在該設(shè)計(jì)中（圖17），內(nèi)核電源的工作電壓為0.95 V，工作電流為30 A。由于這些電源要求相對(duì)寬松，單個(gè)LTM4677模塊就可輕松提供所需電流（最高36 A），如圖18所示。對(duì)于要求更多電流的且條件更為苛刻的應(yīng)用，最多可以并行運(yùn)行四個(gè)LTM4677模塊，以提供高達(dá)144 A的電流，如圖19所示。

該解決方案在電路板空間利用率方面達(dá)到了最佳水平，因?yàn)榧傻摩蘉odule器件只需極少的外部元件，而PMBus接口又使得我們可以配置這些器件，無(wú)需改動(dòng)硬件。微模塊是復(fù)雜程度最低的解決方案，因?yàn)槠渲腥诤狭嗽S多復(fù)雜的模擬考慮因素，如電源開關(guān)、電感、電流和電壓檢測(cè)元件、環(huán)路穩(wěn)定性和散熱。

由于LTM4677模塊包含PSM，因此可確保內(nèi)核電源始終在直流電壓目標(biāo)的±0.5％范圍內(nèi)工作。該模塊還允許通過(guò)PMBus接口調(diào)整電壓，既可使用FPGA中的SmartVID IP，也可使用LTpowerPlay? 圖形用戶界面(GUI)，借助圖形用戶界面，用戶可以全面控制電源。

為了管理不包含其自身PSM功能的電源調(diào)節(jié)器，我們只需包含LTC2977，它是一個(gè)8通道PMBus兼容型電源系統(tǒng)管理器。每個(gè)通道都纏繞著一個(gè)電源，將電壓伺服到編程目標(biāo)的0.25％以內(nèi)（圖20）。LTC2977可與LTM4677 μModule器件無(wú)縫協(xié)作，實(shí)現(xiàn)定序和故障響應(yīng)，使整個(gè)電源系統(tǒng)保持統(tǒng)一且易于編程。

系統(tǒng)上電定序由LTM4677內(nèi)核電源、LTM4676A 3.3 V電源和負(fù)責(zé)管理電路板上所有其他電源調(diào)節(jié)器的LTC2977之間的密切協(xié)作實(shí)現(xiàn)。這些IC具有共同的PMBus時(shí)序命令（存儲(chǔ)在EEPROM中），可以按任何順序和任何時(shí)序輕松配置啟動(dòng)和關(guān)斷時(shí)序。這些保證了為第1組、第2組和第3組電源指定的自主事件序列符合要求（圖6）。

除電壓精度和定序控制外，該電路板上的LTM4677、LTM4676A和LTC2977還提供完整的故障處理功能。如果一個(gè)或多個(gè)電源軌發(fā)行過(guò)壓、欠壓、掉電、過(guò)流或完全故障，可以將系統(tǒng)配置為快速自動(dòng)響應(yīng)，關(guān)斷以保護(hù)敏感的FPGA并在可能的情況下重新啟動(dòng)。

系統(tǒng)中的大多數(shù)電源軌需要適度的電流（小于13 A）和適度的電壓容差。這些可由非PSM器件（如LTM4620）提供，并由LTC2977進(jìn)行定序和管理。這樣就在電路板面積、復(fù)雜性和成本之間達(dá)到了非常有效的平衡。

還有一些電源軌（如PLL和收發(fā)器電源）需要的低噪聲超過(guò)了開關(guān)穩(wěn)壓器的能力范圍，需要采用線性穩(wěn)壓器。LTC3025-1 和 LTC3026-1 能很好地滿足這些功能要求，從它們的輸出里消除開關(guān)噪聲和負(fù)載導(dǎo)致的噪聲。這些也可由LTC2977管理，對(duì)故障條件進(jìn)行定序、修整和處理。

LTpowerPlay

整個(gè)PSM器件系列由功能全面的LTpowerPlay圖形用戶界面提供支持（圖21）。由于PSM的大部分功能是通過(guò)IC的EEPROM中豐富的配置寄存器訪問(wèn)的，因此通過(guò)一個(gè)工具可以將總線上的整個(gè)PSM IC集合整合到一個(gè)簡(jiǎn)單易用的視圖當(dāng)中。LTpowerPlay工具提供了一套深層次的功能，可加速各設(shè)計(jì)和開發(fā)階段的進(jìn)度。該工具可以離線工作，可在編程之前呈現(xiàn)IC視圖，或者實(shí)時(shí)地通過(guò)I2C總線與一套包括由許多PSM器件控制的一個(gè)到數(shù)百個(gè)電源軌的、完整的系統(tǒng)進(jìn)行通信。LTpowerPlay通過(guò)提供有關(guān)寄存器和功能的詳細(xì)信息，簡(jiǎn)化并優(yōu)化了復(fù)雜的配置工作。它以圖形方式呈現(xiàn)系統(tǒng)中可用的所有配置、狀態(tài)和遙測(cè)信息，可在系統(tǒng)運(yùn)行時(shí)以清晰易懂的方式將系統(tǒng)呈現(xiàn)出來(lái)。它簡(jiǎn)化了整個(gè)寄存器組的編程和維護(hù)工作，為在Microsoft? Windows? 電腦上創(chuàng)建和保存配置提供了一種簡(jiǎn)單的方式。 發(fā)生電源故障時(shí)，LTpowerPlay可以輕松地指出系統(tǒng)中發(fā)生故障的位置，以及狀態(tài)、遙測(cè)信息和黑匣子信息指示的具體情況。該工具還為常見故障情形提供了詳細(xì)的調(diào)試幫助。如果有人需要幫助，LTpowerPlay還能尋求幫助，呼叫現(xiàn)場(chǎng)支持人員，由其實(shí)時(shí)查看圖形用戶界面并觀察用戶看到的內(nèi)容。

請(qǐng)從這里免費(fèi)下載LTpowerPlay工具。

ADI公司為Altera、Xilinx和NXP FPGA提供了一整套演示平臺(tái)。作為活生生的例子，這些功能齊全的電路板展示了PSM如何為FPGA系統(tǒng)提供最整潔、最靈活、最強(qiáng)大的電源解決方案。此外，當(dāng)?shù)氐腁DI公司應(yīng)用工程師可以在整個(gè)PSM IC產(chǎn)品組合的選擇和使用方面提供詳細(xì)的幫助。請(qǐng)通過(guò)這里了解更多情況，下載參考材料，訂購(gòu)FPGA電路板。

FPGA之旅

現(xiàn)在，我們已經(jīng)了解到為FPGA系統(tǒng)供電的最佳方式是什么，接下來(lái)，我們可以把異想天開的東西放在一邊，看看為什么會(huì)這樣。為了理解造成當(dāng)今狀況的原因，我們需要簡(jiǎn)要了解一下歷史。

摩爾定律

1965年，戈登·摩爾在《電子學(xué)雜志》發(fā)表了他那篇著名的文章。8他在文中稱，通過(guò)觀察他發(fā)現(xiàn)，單個(gè)芯片上的晶體管數(shù)量每年都在翻倍；他同時(shí)預(yù)測(cè)，這種趨勢(shì)應(yīng)會(huì)繼續(xù)下去，至少能持續(xù)到1975年。后來(lái)的改進(jìn)和對(duì)大型電子市場(chǎng)的其他觀察促使他修改了模型，但芯片上晶體管數(shù)量持續(xù)呈指數(shù)增長(zhǎng)的基本原則已經(jīng)成為電子工業(yè)的一項(xiàng)公理。這是一個(gè)非同尋常、自我應(yīng)驗(yàn)的預(yù)言，任何其他行業(yè)中都不存在，歷史上也未曾有過(guò)。事實(shí)上，這個(gè)預(yù)言已成為全球工程師的主要?jiǎng)恿Γ炀土藷o(wú)數(shù)的創(chuàng)新，強(qiáng)制人們進(jìn)行權(quán)衡，而這些在戈登·摩爾首次發(fā)表其簡(jiǎn)單的觀察結(jié)果時(shí)是無(wú)法想象的。這場(chǎng)針對(duì)我們自己的技術(shù)競(jìng)賽造成的結(jié)果是，決策過(guò)程偏好的技術(shù)始終是那些以犧牲成本、功耗、可用性甚至耐用性為代價(jià)，將更多器件壓進(jìn)更小面積的技術(shù)。在這場(chǎng)技術(shù)競(jìng)賽中，尺寸就是一切。這一發(fā)展軌跡帶來(lái)的一些啟示是，先進(jìn)的芯片會(huì)消耗更多的功率，漏電流問(wèn)題更明顯，更脆弱，更敏感，更難管理和保護(hù)。

晶體管的設(shè)計(jì)

隨著晶體管的尺寸縮小到納米級(jí)，一些嚴(yán)重的副作用日益凸顯。其中最明顯的是電壓裕量。幾十年前，5 V電壓能為晶體管很好地供電，但這種電壓會(huì)破壞最新的FET晶體管中的所有結(jié)和氧化物。隨著晶體管尺寸的縮小，內(nèi)部電場(chǎng)變得更強(qiáng)，可容忍的工作電壓也隨之降低，以防止造成破壞。最近的幾代晶體管能承受的最大電源電壓大約只有1.0 V。此外，絕對(duì)電壓容差也會(huì)按比例縮?。?.0 V的2％比5 V的2％小得多，使得精度日益重要。

隨著電壓的減小，晶體管驅(qū)動(dòng)電流(IDSAT)卻不斷增大。增加的驅(qū)動(dòng)強(qiáng)度至少實(shí)現(xiàn)了兩個(gè)目的。其一，允許柵極電壓較小的晶體管驅(qū)動(dòng)大電流——使其足以在有用頻率下進(jìn)行切換。其二，支持物理尺寸更小的晶體管。較小的晶體管可能速率更快。不幸的是，晶體管驅(qū)動(dòng)強(qiáng)度的增強(qiáng)有著自己的代價(jià)：漏電流。

芯片上晶體管消耗的功率有兩種。動(dòng)態(tài)功率是某個(gè)頻率下在邏輯1和邏輯0之間切換的常見代價(jià)，動(dòng)態(tài)功率是由與晶體管本身和芯片上的器件連接導(dǎo)線相關(guān)聯(lián)的微小寄生電容充放電引起的。動(dòng)態(tài)功率與邏輯轉(zhuǎn)換的頻率和電源電壓的平方成正比。

不太明顯的是泄漏晶體管所消耗的功率。無(wú)論電路是處于活動(dòng)狀態(tài)還是空閑狀態(tài)，計(jì)時(shí)與否，這種功率都會(huì)在電路上電時(shí)泄漏。增加的晶體管驅(qū)動(dòng)強(qiáng)度會(huì)導(dǎo)致更多的漏電流，因?yàn)橛糜趯?dǎo)通更多電流的結(jié)和結(jié)構(gòu)關(guān)閉起來(lái)更加困難。較強(qiáng)的晶體管往往比較弱的晶體管泄漏的電流要多。隨著每一代晶體管的產(chǎn)生，泄漏的影響都在增強(qiáng)。只有將卓絕的晶體管工藝（化學(xué)、冶金、光刻和物理工藝）與精確、靈活的電源管理技術(shù)相結(jié)合，才有可能掌控泄漏功率。

十年前，戈登·摩爾觀察到了這些事實(shí)，并指出了兩個(gè)重點(diǎn)。第一，如果動(dòng)態(tài)功率繼續(xù)以相同的速度上升，則工作芯片上的結(jié)溫會(huì)接近太陽(yáng)表面的溫度。第二，如果不采取其他措施，泄漏功率將超過(guò)動(dòng)態(tài)功率，成為主要的能量消耗模式，進(jìn)一步加劇功耗問(wèn)題（圖23）。為了解決這些問(wèn)題，IC產(chǎn)業(yè)當(dāng)時(shí)采用了幾種新技術(shù)。其中之一是時(shí)鐘管理技術(shù)——減慢或停止時(shí)鐘以抑制動(dòng)態(tài)功率——另一種技術(shù)是在單個(gè)芯片上使用多個(gè)處理內(nèi)核，以利用不斷增長(zhǎng)的晶體管數(shù)量。

即使這種先進(jìn)架構(gòu)具有多種優(yōu)勢(shì)，泄漏功率問(wèn)題仍然很麻煩。晶體管工程是使增長(zhǎng)曲線掉頭向下的有效方法，但這還不夠。由于尺寸減小后的每一代晶體管都需要更低的電源電壓，所以動(dòng)態(tài)功率問(wèn)題仍不明顯，但由此導(dǎo)致晶體管強(qiáng)度和泄漏增加，再加上芯片上器件數(shù)量不斷增多，結(jié)果形成了進(jìn)行電壓管理的需求。為了滿足每個(gè)特定器件的需求，電源電壓必須嚴(yán)格控制并且主動(dòng)可調(diào)。

高級(jí)架構(gòu)

直到千禧年之前，架構(gòu)的發(fā)展主要集中在優(yōu)化單個(gè)計(jì)算內(nèi)核，以盡可能快地執(zhí)行盡可能多的計(jì)算。這涉及到一種自由技術(shù)，要將時(shí)鐘速率提高到恰好低于電路故障速率的水平：即電路的最大工作頻率。同時(shí)涉及架構(gòu)的優(yōu)化，但這些工作主要是為了從每個(gè)時(shí)鐘周期擠出更多性能。

在吃驚地意識(shí)到功率的重要性之后，工程師開始將資源從原始速率抽調(diào)出來(lái)，轉(zhuǎn)而投入精細(xì)優(yōu)化方面。這種新趨勢(shì)首先出現(xiàn)在計(jì)算架構(gòu)領(lǐng)域，表現(xiàn)為不斷增長(zhǎng)的時(shí)鐘速率在曲線上變得平坦，每一代晶體管單位性能提升速率趨穩(wěn)（圖24）。這是馴服動(dòng)態(tài)功率這匹野獸最簡(jiǎn)單的辦法：遏制從VDD到VSS的快速轉(zhuǎn)向之勢(shì)。

但是，單個(gè)芯片上的晶體管數(shù)量繼續(xù)以戈登·摩爾預(yù)測(cè)（要求）的速率攀升，勢(shì)不可擋。針對(duì)所有這些晶體管，必須采取一些措施。這就為第二項(xiàng)偉大的創(chuàng)新奠定了必要性基礎(chǔ)：多核架構(gòu)。在時(shí)鐘速率停止增長(zhǎng)的同時(shí)，單個(gè)芯片上的內(nèi)核數(shù)量開始增長(zhǎng)。多核的優(yōu)點(diǎn)包括通過(guò)重用簡(jiǎn)化了芯片的設(shè)計(jì)，通過(guò)人們熟悉的構(gòu)建模塊簡(jiǎn)化了軟件的設(shè)計(jì)，同時(shí)還能根據(jù)計(jì)算負(fù)載需求單獨(dú)限制每個(gè)內(nèi)核。多核革命始于固定計(jì)算平臺(tái)，但我們可以說(shuō)，這一事件是FPGA自身獲得發(fā)展的標(biāo)志性時(shí)刻：全世界意識(shí)到，增加內(nèi)核數(shù)量才是最好的選擇。從某種意義上說(shuō)，沒有什么的內(nèi)核數(shù)量能超過(guò)擁有海量相同可編程邏輯模塊的FPGA！

FPGA剖析

基本而言，F(xiàn)PGA是通過(guò)可配置的互連網(wǎng)絡(luò)連接在一起的原始可配置邏輯單元的集合。它們與編譯器一起構(gòu)成了一個(gè)高度靈活的計(jì)算架構(gòu)，可以變換成幾乎任何可以想象的通用數(shù)字函數(shù)，包括組合邏輯塊和順序邏輯塊。在頂層上，該架構(gòu)被額外的功能所包圍，用于支持和增強(qiáng)功能。某些模塊（如偏置電路、RAM和PLL）支持芯片內(nèi)部的功能。各種可配置的GPIO單元、高速通信硬宏（LVDS、DDR、HDMI、SMBus等）和高速收發(fā)器允許芯片內(nèi)部的邏輯以各種電壓、速率和協(xié)議與外界通信。其他模塊（如集成CPU和DSP內(nèi)核）支持通常需要的優(yōu)化功能，并從功耗、速率和緊湊性等角度進(jìn)行了優(yōu)化。

FPGA內(nèi)核架構(gòu)由數(shù)千或數(shù)百萬(wàn)個(gè)稱為可配置邏輯塊(CLB)的原始單元組成。每個(gè)CLB是組合邏輯元件和順序邏輯元件的集合，它們一起可以產(chǎn)生基本計(jì)算并將值保存在一個(gè)或多個(gè)觸發(fā)器中。組合邏輯通常采用可編程查找表(LUT)的形式，而不是將幾個(gè)輸入位轉(zhuǎn)換為幾個(gè)任意輸出位。每個(gè)LUT執(zhí)行一個(gè)事先編程好的基本邏輯函數(shù)，并將結(jié)果傳遞到可配置互連中，以便后續(xù)處理（圖26）。特定的CLB和LUT設(shè)計(jì)是區(qū)分不同F(xiàn)PGA系列的秘訣之一。價(jià)格低廉的FPGA采用更簡(jiǎn)單的CLB，輸入、輸出、互連和觸發(fā)器更少。最高端的FPGA采用更復(fù)雜的CLB，每個(gè)CLB都能支持更多的輸入、更多的邏輯組合和更高的速率。這種優(yōu)化允許每個(gè)CLB進(jìn)行更多計(jì)算，并在編譯設(shè)計(jì)中實(shí)現(xiàn)更優(yōu)化的性能。自然，更復(fù)雜的FPGA中增加的輸入和輸出在動(dòng)態(tài)功率權(quán)衡方面有別于更簡(jiǎn)單、互連程度更低的器件。

可配置邏輯函數(shù)這一基本概念從內(nèi)核架構(gòu)內(nèi)部延伸到了I/O單元，后者也具有高度的可配置能力，能滿足各種電壓、驅(qū)動(dòng)強(qiáng)度和邏輯類型（推挽式、三態(tài)、開漏等）的需要。與可配置的LUT和互連矩陣一樣，可編程I/O在啟動(dòng)時(shí)從配置存儲(chǔ)器接收其配置，這對(duì)電源序列有影響。

還有一些功能模塊不能或不應(yīng)該使用通用CLB和GPIO來(lái)實(shí)現(xiàn)。這些就是所謂的硬宏。硬宏是可從優(yōu)化中受益的函數(shù)，或者只是無(wú)法做到足夠快或足夠小的函數(shù)，需要采用專門的電路。其中包括千兆收發(fā)器、算術(shù)邏輯和DSP元件、專用控制器、存儲(chǔ)器和專用處理器內(nèi)核。這些硬宏與軟塊不同，后者可以像軟件一樣編譯并加載到可配置架構(gòu)當(dāng)中。硬宏通常有自己的電源、特定電壓和時(shí)序要求。

所有這些各種功能塊都有各種電源需求，電源系統(tǒng)必須適應(yīng)。內(nèi)核架構(gòu)通常是芯片上要求最低電壓和最高功率的部分。在現(xiàn)代FPGA中，如果得到充分利用，該架構(gòu)可能需要工作電壓為0.85 V的電源提供超過(guò)100 A的電流。類似的電壓存在于CPU內(nèi)核中，只是電流不同并且具有不同的定序要求而已。其他片上模擬功能可以通過(guò)1.8 V或3.3 V電源供電，并且必須先通電。同時(shí)，GPIO組可以在3.3 V或1.8 V下工作，并且在內(nèi)核架構(gòu)上電復(fù)位完成之前不得通電。這些電源序列要求中的每一項(xiàng)要求都必須由系統(tǒng)強(qiáng)制執(zhí)行。

最后一塊FPGA架構(gòu)是工具鏈（圖27）。要將可配置邏輯架構(gòu)的空白板轉(zhuǎn)換為高性能電路，可以用一套綜合性工具將一組Verilog或VHDL代碼轉(zhuǎn)換為邏輯塊、分配時(shí)鐘、復(fù)位和可測(cè)試性資源；優(yōu)化速率、功率或尺寸限制函數(shù)；然后將結(jié)果加載到FPGA的配置EEPROM中。如果沒有這些工具，F(xiàn)PGA將無(wú)法充分發(fā)揮其潛力。實(shí)際上，工具和編程語(yǔ)言非常重要，常常掩蓋了使FPGA得以運(yùn)行的基本電路設(shè)計(jì)。工程師把大多數(shù)時(shí)間花在編程上，不愿意投入時(shí)間和精力去思考如何研發(fā)合適的電源。然而，工具對(duì)電源的要求經(jīng)常被我們所忽視。由于我們?cè)跀?shù)字設(shè)計(jì)方面投入了大量精力，因此只有在編譯設(shè)計(jì)匯總起來(lái)之時(shí)，我們才能得知其功率要求，才可能發(fā)現(xiàn)電源存在的問(wèn)題，在時(shí)機(jī)上偏晚。在數(shù)字設(shè)計(jì)和軟件工具中，與硬件設(shè)計(jì)一樣，靈活的電源架構(gòu)對(duì)成功至關(guān)重要。

歷史、經(jīng)濟(jì)和人的因素繼續(xù)推動(dòng)著成就了FPGA的晶體管和架構(gòu)的發(fā)展趨勢(shì)。在每個(gè)層次和每個(gè)設(shè)計(jì)階段，電源對(duì)于FPGA的成功都扮演著重要的、看不見的角色。最好的電源是精確、堅(jiān)固、靈活、緊湊且易用的電源。對(duì)于所有這些品質(zhì)，ADI公司的PSM產(chǎn)品系列可以說(shuō)為行業(yè)樹立了標(biāo)桿。