數(shù)字設(shè)計FPGA應(yīng)用：Verilog HDL語言基本結(jié)構(gòu)
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Ver....
數(shù)字設(shè)計FPGA應(yīng)用：7系列FPGA IOB
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Ver....
數(shù)字設(shè)計FPGA應(yīng)用：FPGA串口（A、B）電路設(shè)計
中國大學(xué)MOOC
本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原....
D觸發(fā)器：結(jié)構(gòu)及時序介紹
D觸發(fā)器是一個具有記憶功能的，具有兩個穩(wěn)定狀態(tài)的信息存儲器件，是構(gòu)成多種時序電路的最基本邏輯單元，也....
FPGA之FIFO練習(xí)1：設(shè)計思路
FIFO隊(duì)列具有處理簡單，開銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對時間敏....
用代碼實(shí)現(xiàn)數(shù)字時鐘功能及進(jìn)行modelsim仿真
ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VH....
FPGA之FIFO練習(xí)
FIFO隊(duì)列具有處理簡單，開銷小的優(yōu)點(diǎn)。但FIFO不區(qū)分報文類型，采用盡力而為的轉(zhuǎn)發(fā)模式，使對時間敏....
FPGA之FIFO的原理概述
FIFO隊(duì)列不對報文進(jìn)行分類，當(dāng)報文進(jìn)入接口的速度大于接口能發(fā)送的速度時，F(xiàn)IFO按報文到達(dá)接口的先....
CPU與FPGA通過異步接口信號實(shí)現(xiàn)通信
FPGA 的基本結(jié)構(gòu)包括可編程輸入輸出單元，可配置邏輯塊，數(shù)字時鐘管理模塊，嵌入式塊RAM，布線資源....
FPGA之流水線練習(xí)5：實(shí)現(xiàn)4輸入的乘法運(yùn)算
流水線工作方式可節(jié)約工廠生產(chǎn)成本，可一定程度上節(jié)約生產(chǎn)工人數(shù)量，實(shí)現(xiàn)一定程度的自動化生產(chǎn)，前期投入不....
FPGA之流水線練習(xí)4：實(shí)現(xiàn)4輸入的乘法運(yùn)算
流水線是人和機(jī)器的有效組合，最充分體現(xiàn)設(shè)備的靈活性，它將輸送系統(tǒng)、隨行夾具和在線專機(jī)、檢測設(shè)備有機(jī)的....
實(shí)現(xiàn)包文對比模塊的設(shè)計練習(xí)
FIFO是隊(duì)列機(jī)制中最簡單的，每個接口上都存在FIFO隊(duì)列，表面上看FIFO隊(duì)列并沒有提供什么QoS....
FIFO的電路設(shè)計與仿真驗(yàn)證
在計算機(jī)中，先入先出隊(duì)列是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令（指....
FPGA之流水線練習(xí)（3）：設(shè)計思路
流水線的平面設(shè)計應(yīng)當(dāng)保證零件的運(yùn)輸路線最短，生產(chǎn)工人操作方便，輔助服務(wù)部門工作便利，最有效地利用生產(chǎn)....
改變流水線練習(xí)1的電路結(jié)構(gòu)
流水線在工業(yè)生產(chǎn)中扮演著重要的角色，優(yōu)化流水線直接關(guān)系著產(chǎn)品的質(zhì)量和生產(chǎn)的效率，因此成為企業(yè)不得不關(guān)....
工商網(wǎng)監(jiān)