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      全棧芯片工程師

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      芯片后仿真要點(diǎn)

      INNOVUS/ICC2吐出的netlist經(jīng)過Formal/LEC驗(yàn)證后，Star-RC/QRC抽....
      的頭像 全棧芯片工程師 發(fā)表于 10-23 09:50 ?509次閱讀
      芯片后仿真要點(diǎn)

      詳解寄存器模型鏡像值

      DUT的配置寄存器的值是實(shí)際值，reg_model有鏡像值、期望值的概念。
      的頭像 全棧芯片工程師 發(fā)表于 10-23 09:43 ?255次閱讀
      詳解寄存器模型鏡像值

      如何創(chuàng)建虛擬時(shí)鐘

      通常RTL設(shè)計(jì)要求對(duì)芯片/module的輸入信號(hào)進(jìn)行reg_in打拍處理，對(duì)芯片/module的輸出....
      的頭像 全棧芯片工程師 發(fā)表于 10-23 09:40 ?217次閱讀
      如何創(chuàng)建虛擬時(shí)鐘

      國(guó)家集成電路產(chǎn)業(yè)投資基金三期股份有限公司成立！

      5月24日，國(guó)家集成電路產(chǎn)業(yè)投資基金三期股份有限公司成立，法定代表人為張新，注冊(cè)資本3440億人民幣....
      的頭像 全棧芯片工程師 發(fā)表于 05-29 11:17 ?955次閱讀
      國(guó)家集成電路產(chǎn)業(yè)投資基金三期股份有限公司成立！

      SoC設(shè)計(jì)中總線協(xié)議AXI4與AXI3的主要區(qū)別詳解

      AXI4和AXI3是高級(jí)擴(kuò)展接口（Advanced eXtensible Interface）的兩個(gè)....
      的頭像 全棧芯片工程師 發(fā)表于 05-10 11:29 ?6612次閱讀
      SoC設(shè)計(jì)中總線協(xié)議AXI4與AXI3的主要區(qū)別詳解

      成熟工藝流片成本下調(diào)，行業(yè)迎來新機(jī)遇！

      在當(dāng)前產(chǎn)能利用率低，加上產(chǎn)能陸續(xù)開出，尤其是中國(guó)大陸業(yè)者持續(xù)不斷擴(kuò)產(chǎn)的情況下，成熟制程的晶圓代工報(bào)價(jià)....
      的頭像 全棧芯片工程師 發(fā)表于 04-18 11:14 ?488次閱讀

      Gvim輕松掌握代碼折疊方法

      正常模式下常見的幾個(gè)折疊命令： 命令速記： z+f+數(shù)字+Enter：創(chuàng)建折疊，從當(dāng)前光標(biāo)所在行折疊....
      的頭像 全棧芯片工程師 發(fā)表于 04-18 11:12 ?2666次閱讀
      Gvim輕松掌握代碼折疊方法

      芯片后仿之SDF 3.0解析(三)

      本文接著解析SDF3.0的Timing Checks Entries、Timing Environm....
      的頭像 全棧芯片工程師 發(fā)表于 04-16 11:08 ?1664次閱讀
      芯片后仿之SDF 3.0解析(三)

      LEC低功耗檢查時(shí)，這個(gè)錯(cuò)誤是什么原因？

      我們知道Cadecne發(fā)明的低功耗文件是CPF，Synopsys發(fā)明的低功耗文件格式是UPF
      的頭像 全棧芯片工程師 發(fā)表于 04-15 11:30 ?586次閱讀
      LEC低功耗檢查時(shí)，這個(gè)錯(cuò)誤是什么原因？

      Synopsys推出一款低功耗靜態(tài)規(guī)則檢查工具—VCLP

      VCLP（VC Low Power）是Synopsys提供的一款低功耗靜態(tài)規(guī)則檢查工具，它能夠幫助驗(yàn)....
      的頭像 全棧芯片工程師 發(fā)表于 04-15 11:25 ?2430次閱讀
      Synopsys推出一款低功耗靜態(tài)規(guī)則檢查工具—VCLP

      SoC芯片的CAN總線基礎(chǔ)知識(shí)詳解(一）

      CAN總線（Controller Area Network）是一種用于車輛、工業(yè)自動(dòng)化和其他領(lǐng)域的高....
      的頭像 全棧芯片工程師 發(fā)表于 04-12 10:07 ?1617次閱讀
      SoC芯片的CAN總線基礎(chǔ)知識(shí)詳解(一）

      DVFS hierarchy低功耗A72后端實(shí)戰(zhàn)案例

      本項(xiàng)目采用hierarchy UPF方式劃分了7個(gè)power domain、voltage doma....
      的頭像 全棧芯片工程師 發(fā)表于 04-08 09:24 ?817次閱讀
      DVFS hierarchy低功耗A72后端實(shí)戰(zhàn)案例

      淺析SoC芯片的DVFS技術(shù)

      DVFS（Dynamic Voltage and Frequency Scaling）即動(dòng)態(tài)電壓頻率....
      的頭像 全棧芯片工程師 發(fā)表于 04-05 09:52 ?2612次閱讀
      淺析SoC芯片的DVFS技術(shù)

      DPHY在high-speed模式下有雙向傳輸?shù)墓δ軉幔?/a>

      DPHY在high-speed模式下有雙向傳輸?shù)墓δ軉?？我看dphy的協(xié)議里有這么兩段描述，不太理解....
      的頭像 全棧芯片工程師 發(fā)表于 04-03 09:18 ?693次閱讀
      DPHY在high-speed模式下有雙向傳輸?shù)墓δ軉幔? /> </a> </div><div id=

      字傳輸不變的3種大小端處理方式

      大端，最高字節(jié)存儲(chǔ)在最低的內(nèi)存地址，小端則是最低有效字節(jié)存儲(chǔ)在最低的內(nèi)存地址。在Verilog中實(shí)現(xiàn)....
      的頭像 全棧芯片工程師 發(fā)表于 04-02 10:32 ?616次閱讀
      字傳輸不變的3種大小端處理方式

      一文看懂從DDR1到DDR5的主要區(qū)別和特點(diǎn)

      DDR內(nèi)存技術(shù)自問世以來，已經(jīng)經(jīng)歷了多代的迭代和優(yōu)化。每一代DDR內(nèi)存都在性能、容量、功耗和功能上有....
      的頭像 全棧芯片工程師 發(fā)表于 04-01 09:17 ?2822次閱讀

      MCU與A2MCU究竟該如何選擇？

      算法全是指海思整個(gè)算法庫包含完整的基礎(chǔ)算法庫，可以覆蓋電機(jī)、電源、電池等多個(gè)場(chǎng)景，從類型上可以覆蓋大....
      的頭像 全棧芯片工程師 發(fā)表于 03-29 10:55 ?616次閱讀
      MCU與A2MCU究竟該如何選擇？

      RTL代碼明明存在于filelist指向路徑下，為何VCS編譯始終找不到？

      并不是因?yàn)樯鲜?vh代碼不存在，而是由于^M換行符的存在造成的錯(cuò)誤。gvim怎么顯示^M換行符呢？這....
      的頭像 全棧芯片工程師 發(fā)表于 03-18 10:36 ?928次閱讀
      RTL代碼明明存在于filelist指向路徑下，為何VCS編譯始終找不到？

      低功耗DRC問題：power switch去哪了？

      invs的M1藍(lán)色走線總和STD CELL里面的M1 SHORT 怎么處理好？大概70多個(gè)short....
      的頭像 全棧芯片工程師 發(fā)表于 03-11 14:56 ?711次閱讀
      低功耗DRC問題：power switch去哪了？

      請(qǐng)問在芯片的什么地方需要插入powercut呢？

      不同的core電壓和不同的IO電壓之間，power island之間，數(shù)字和模擬電源之間都需要加入p....
      的頭像 全棧芯片工程師 發(fā)表于 03-11 14:12 ?1236次閱讀
      請(qǐng)問在芯片的什么地方需要插入powercut呢？

      uvm1.1升級(jí)為uvm1.2 uvm_report_server報(bào)錯(cuò)是何原因？

      ISP算法仿真中，小編會(huì)用reference model調(diào)用DPI接口用C++ 算法實(shí)現(xiàn)pixel算....
      的頭像 全棧芯片工程師 發(fā)表于 03-04 14:18 ?801次閱讀
      uvm1.1升級(jí)為uvm1.2 uvm_report_server報(bào)錯(cuò)是何原因？

      優(yōu)化高性能CPU的ICG延遲設(shè)置

      約束ICG的latency為-400ps，目的是把ICG從reg拉開400ps，如果不約束ICG的Q....
      的頭像 全棧芯片工程師 發(fā)表于 03-01 09:46 ?805次閱讀
      優(yōu)化高性能CPU的ICG延遲設(shè)置

      芯片后仿真deposit的用法簡(jiǎn)析

      我們知道芯片上電后，沒有POR復(fù)位的或者不帶復(fù)位的寄存器q端要么處于1，要么處于0狀態(tài)，對(duì)于仿真機(jī)器....
      的頭像 全棧芯片工程師 發(fā)表于 02-29 10:51 ?2425次閱讀
      芯片后仿真deposit的用法簡(jiǎn)析

      詳解POCV/SOCV時(shí)序報(bào)告

      時(shí)鐘傳播延遲Latency，通常也被稱為插入延遲（insertion delay）。它可以分為兩個(gè)部....
      的頭像 全棧芯片工程師 發(fā)表于 02-27 11:20 ?1135次閱讀
      詳解POCV/SOCV時(shí)序報(bào)告

      芯片設(shè)計(jì)之CDC異步電路分析(五)

      結(jié)構(gòu)：同一個(gè)信號(hào)源頭，兩個(gè)同步處理器。這里提一下，有兩個(gè)CDC分析工具的參數(shù)配置：
      的頭像 全棧芯片工程師 發(fā)表于 02-23 18:23 ?2561次閱讀
      芯片設(shè)計(jì)之CDC異步電路分析(五)

      hierarchy partition后，為何maia_cpu做floorplan時(shí)候不見pin?

      小編首先聯(lián)想到partition是否將pin push下去，我們可以debug一下，回到maia_t....
      的頭像 全棧芯片工程師 發(fā)表于 02-23 10:11 ?508次閱讀
      hierarchy partition后，為何maia_cpu做floorplan時(shí)候不見pin?

      請(qǐng)問一下DC與DCT DCG的區(qū)別在哪？

      先進(jìn)工藝不再wire load model進(jìn)行靜態(tài)時(shí)序分析，否則綜合結(jié)果與后端物理電路差距很大，因此....
      的頭像 全棧芯片工程師 發(fā)表于 02-22 10:35 ?1035次閱讀
      請(qǐng)問一下DC與DCT DCG的區(qū)別在哪？

      12nm Cortex-A72后端實(shí)戰(zhàn)

      進(jìn)階版本的低功耗設(shè)計(jì)如下：7個(gè)power domain
      的頭像 全棧芯片工程師 發(fā)表于 02-20 10:48 ?690次閱讀
      12nm Cortex-A72后端實(shí)戰(zhàn)

      Cortex-A72應(yīng)用實(shí)戰(zhàn)

      下面Cortex-A72培訓(xùn)營(yíng)VIP學(xué)員問：?jiǎn)魏薈PU PR做完后，怎么輸出數(shù)據(jù)到TOP去做多核的h....
      的頭像 全棧芯片工程師 發(fā)表于 01-24 10:17 ?810次閱讀
      Cortex-A72應(yīng)用實(shí)戰(zhàn)

      芯片跨時(shí)鐘域設(shè)計(jì)案例簡(jiǎn)析(一）

      最經(jīng)典的2DFF 1-bit同步器如下，下圖結(jié)構(gòu)通常用于單bit控制信號(hào)的異步處理
      的頭像 全棧芯片工程師 發(fā)表于 01-18 09:24 ?1047次閱讀
      芯片跨時(shí)鐘域設(shè)計(jì)案例簡(jiǎn)析(一）
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