管理技術(shù)風(fēng)險(xiǎn)

從合規(guī)矩陣及工程預(yù)算的生成看，我們應(yīng)該能夠識(shí)別在技術(shù)上有難度的需求。每一個(gè)這類有風(fēng)險(xiǎn)的需求都應(yīng)該有明確的規(guī)避計(jì)劃，其將說(shuō)明我們將如何實(shí)現(xiàn)這一需求。展示這一點(diǎn)的最佳途徑之一是使用技術(shù)就緒指數(shù) （TRL）。TRL 有 9 級(jí)，從所觀察到的基本原理 （TRL1） 到完整功能與實(shí)地部署 （TRL9） 描述設(shè)計(jì)成熟度級(jí)數(shù)。把 TRL 分配給我們架構(gòu)中使用的每一項(xiàng)技術(shù)，再結(jié)合合規(guī)矩陣，可幫助我們確定技術(shù)風(fēng)險(xiǎn)的所在位置。我們隨后可啟動(dòng)一個(gè) TRL 開(kāi)發(fā)規(guī)劃，確保在項(xiàng)目不斷推進(jìn)時(shí)，低 TRL 領(lǐng)域會(huì)提升到所需的 TRL 水平。該規(guī)劃涉及的內(nèi)容可確保我們?cè)陧?xiàng)目推進(jìn)時(shí)實(shí)現(xiàn)和測(cè)試正確的功能，或是在項(xiàng)目推進(jìn)的過(guò)程中執(zhí)行功能或環(huán)境／動(dòng)態(tài)測(cè)試。

圖 2：在本電源架構(gòu)示例中，模塊的輸出軌需要二級(jí)穩(wěn)壓。

該架構(gòu)不應(yīng)僅限于硬件（電氣）解決方案，還應(yīng)包含 FPGA/SoC 及相關(guān)軟件的架構(gòu)。

創(chuàng)建架構(gòu)

理解嵌入式系統(tǒng)要求的行為后，我們就需要為解決方案創(chuàng)建一個(gè)架構(gòu)。該架構(gòu)將由分組成功能塊的需求構(gòu)成。例如，如果嵌入式系統(tǒng)必須處理模擬輸入或輸出，架構(gòu)就將包含模擬 I/O 模塊。其它模塊可能會(huì)更加明顯，比如電源調(diào)節(jié)、時(shí)鐘和復(fù)位生成。

該架構(gòu)不應(yīng)僅限于硬件（電氣）解決方案，還應(yīng)包含 FPGA/SoC 及相關(guān)軟件的架構(gòu)。當(dāng)然，模塊化設(shè)計(jì)的關(guān)鍵是針對(duì)模塊及功能行為的良好接口文檔編制。

該架構(gòu)的一個(gè)關(guān)鍵方面是展現(xiàn)如何在高層次上創(chuàng)建系統(tǒng)，這樣工程團(tuán)隊(duì)就能輕松理解其實(shí)現(xiàn)方式。該步驟也是在系統(tǒng)運(yùn)行生命周期中為系統(tǒng)提供支持的關(guān)鍵。

在確定我們的架構(gòu)時(shí)，我們需要考慮模塊化方法，這樣不僅能在當(dāng)前項(xiàng)目上進(jìn)行復(fù)用，而且還能在未來(lái)的項(xiàng)目上進(jìn)行復(fù)用。模塊化要求我們從第一天起就考慮可能的復(fù)用，并要求我們把每個(gè)模塊存檔為一個(gè)獨(dú)立的單元。就內(nèi)部 FPGA/SoC 模塊而言，像 ARM？ AMBA？ 高級(jí)可擴(kuò)展接口 （AXI） 這樣的通用接口標(biāo)準(zhǔn)有助于實(shí)現(xiàn)復(fù)用。

模塊化設(shè)計(jì)的一個(gè)重大優(yōu)勢(shì)就是能夠針對(duì)某些需求使用商用現(xiàn)成的模塊。商用現(xiàn)成（COTS）模塊讓我們能夠以更快的速度開(kāi)發(fā)系統(tǒng)，因?yàn)榻柚?COTS，我們能夠把我們的工作重點(diǎn)放在項(xiàng)目從我們的專業(yè)能力產(chǎn)生的增值中獲益最大的部分上。

系統(tǒng)電源架構(gòu)是一個(gè)需要縝密思考的的設(shè)計(jì)方面。許多嵌入式系統(tǒng)會(huì)要求隔離 AC/DC 或 DC/DC 轉(zhuǎn)換器來(lái)確保嵌入式系統(tǒng)的故障不會(huì)擴(kuò)散。圖 2 顯示的是電源架構(gòu)的示例。來(lái)自該模塊的輸出軌需要二級(jí)調(diào)整來(lái)為處理內(nèi)核和轉(zhuǎn)換裝置提供電壓。我們必須仔細(xì)防范這些階段發(fā)生嚴(yán)重的開(kāi)關(guān)損耗和效率下降。因?yàn)樾式档鸵馕吨到y(tǒng)熱耗散增大，如果不正確解決就會(huì)影響單元的可靠性。

我們必須仔細(xì)了解使用的線性調(diào)整器的行為以及在電源線上進(jìn)行進(jìn)一步濾波的要求。這一要求的原因是 FPGA 和處理器等器件的開(kāi)關(guān)頻率遠(yuǎn)遠(yuǎn)高于線性調(diào)整器的控制環(huán)路所能應(yīng)對(duì)的水平。隨著噪聲頻率提高，線性調(diào)整器的噪聲抑制能力下降，導(dǎo)致需要采用額外的濾波和去藕技術(shù)。如果不了解這一關(guān)系，會(huì)造成混合信號(hào)設(shè)備出現(xiàn)問(wèn)題。

另一個(gè)重要的考慮因素是時(shí)鐘和復(fù)位架構(gòu)，尤其是在有多個(gè)需要同步的開(kāi)發(fā)板的情況下。在架構(gòu)層面我們必須考慮時(shí)鐘分配網(wǎng)絡(luò)：我們是否在跨多個(gè)開(kāi)發(fā)板扇出單個(gè)振蕩器，或是使用多個(gè)頻率相同的振蕩器？為確保時(shí)鐘分配的穩(wěn)健可靠性，我們必須考慮：

振蕩器啟動(dòng)時(shí)間。我們必須確保在整個(gè)時(shí)間周期內(nèi)激活復(fù)位（如果需要）。

振蕩器歪斜。如果我們要在跨多個(gè)開(kāi)發(fā)板扇出振蕩器，時(shí)序是否至關(guān)重要？如果是，我們需要考慮線路卡上的歪斜（連接器引起的）和緩沖器自身引起的歪斜。

振蕩器抖動(dòng)。如果我們?cè)陂_(kāi)發(fā)混合信號(hào)設(shè)計(jì)，我們需要確保使用低抖動(dòng)時(shí)鐘源，因?yàn)槎秳?dòng)的增大會(huì)降低混合信號(hào)轉(zhuǎn)換器的信噪比。在我們使用千兆位級(jí)串行鏈路時(shí)情況也是一樣，因?yàn)槲覀冃枰褂玫投秳?dòng)時(shí)鐘源在鏈路上取得良好的誤碼率。

我們也必須注意復(fù)位架構(gòu)，確保只在需要的地方使用復(fù)位。例如基于 SRAM 的 FPGA 一般不需要復(fù)位。

如果我們?cè)谑褂脧?fù)位的異步激活，我們需要確保移除它不會(huì)導(dǎo)致亞穩(wěn)態(tài)問(wèn)題。