選擇合適的FPGA千兆位收發(fā)器至關(guān)重要

選擇合適的千兆位收發(fā)器（GT）是通信和實(shí)時(shí)處理領(lǐng)域尤其需要重點(diǎn)考慮的設(shè)計(jì)事項(xiàng)，但特定的市場(chǎng)領(lǐng)域可能會(huì)存在太多的標(biāo)準(zhǔn)、協(xié)議或使用模型。有時(shí)針對(duì)某一種應(yīng)用就會(huì)涉及到好幾種標(biāo)準(zhǔn)，為了選擇最適合的千兆位收發(fā)器，必須對(duì)各種協(xié)議的最新發(fā)展情況了如指掌。

從無(wú)線通信到消費(fèi)電子產(chǎn)品的眾多不同市場(chǎng)領(lǐng)域都具有業(yè)界標(biāo)準(zhǔn)連接協(xié)議。了解高級(jí)協(xié)議及其與低層協(xié)議規(guī)范的關(guān)系并充分留意不同行業(yè)對(duì) PHY 定義的情況，將有助于選擇最好的LogiCORE IP高速串行收發(fā)器架構(gòu)向?qū)f(xié)議模板，進(jìn)而實(shí)現(xiàn)我們的設(shè)計(jì)目標(biāo)。首先來(lái)回顧一下這些相關(guān)協(xié)議。

OSI：連接協(xié)議模板
開(kāi)放系統(tǒng)互連(OSI)是一種面向全球通信的ISO標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)定義了一個(gè)分七層實(shí)施協(xié)議的框架?？刂?a target="_blank">信息從某一站點(diǎn)的應(yīng)用層開(kāi)始向下逐層傳遞，直至最底層的物理層，隨后通過(guò)通道傳輸?shù)较乱徽军c(diǎn)。而信息返回時(shí)經(jīng)過(guò)各層的順序則與之相反。

三個(gè)PHY子層
當(dāng)前普遍使用的許多串行連接協(xié)議都在模仿OSI的分層模型。PHY層包括2?3個(gè)子層，分別為物理編碼子層(PCS)、物理介質(zhì)連接(PMA)子層和可選的物理介質(zhì)相關(guān)子層(PMD)。圖1以方框圖的形式顯示了各層之間的關(guān)系。

圖1 Virtex-5 RX物理子層PCS、PMA和PMD示例方框圖

數(shù)據(jù)包或數(shù)據(jù)在發(fā)送時(shí)以正向順序傳輸，即從介質(zhì)訪問(wèn)控制(MAC)層到PCS、PMA及PMD，而接收時(shí)的順序則與之相反。

PHY使用方面的混亂狀態(tài)
人們很容易將PHY誤認(rèn)為是硅芯片，而混淆其用途。PHY是一個(gè)包括子層的規(guī)范層。我們可用單一或多個(gè)器件實(shí)施設(shè)計(jì)人員通常稱之為電子規(guī)范的PHY。對(duì)子層的使用主要取決于具體的細(xì)分市場(chǎng)和所用協(xié)議。

通信協(xié)議中的PHY層通常使用的是PCS、PMA和PMD子層。圖2顯示的是在局域網(wǎng)應(yīng)用中使用賽靈思TEMAC (10M/100M/1G) LogiCORE的示例，其中千兆位以太網(wǎng)MAC接連與1000BASE-X PCS/PMA和激光收發(fā)器1000BASE-X PMD進(jìn)行通信。此時(shí)，PHY同時(shí)實(shí)施在了FPGA和可選的光學(xué)收發(fā)器器件之中。

圖2 以太網(wǎng)通信應(yīng)用中的PHY PCS、PMA和PMD層示例

硬化或嵌入式IP考慮事項(xiàng)
賽靈思通常會(huì)在FPGA中直接集成PCI Express和千兆位以太網(wǎng)等常用的協(xié)議。這硬化版本可實(shí)施協(xié)議的部分或全部功能。在上述這兩種情況中，LogiCORE封裝作為L(zhǎng)ogiCORE產(chǎn)品的一部分實(shí)施MAC和物理層（PCS和PMA）。封裝包含硬化模塊并與高速串行收發(fā)器相連接。就TEMAC而言，硬化IP實(shí)施MAC和部分PCS以及PCI Express LogiCORE的事務(wù)處理和數(shù)據(jù)鏈路層。可用賽靈思的高速串行收發(fā)器向?qū)?lái)查看并修改GTP/GTX設(shè)置。

10Gb以太網(wǎng)——XAUI
10Gb以太網(wǎng)標(biāo)準(zhǔn)是一種IEEE規(guī)范，其定義的標(biāo)稱速率是千兆位以太網(wǎng)的10倍。物理層包含的一個(gè)接口可將MAC連接于PHY、PCS、PMA和PMD。至于賽靈思LogiCORE，10Gb媒體獨(dú)立接口 (XGMII)可連接至光學(xué)模塊或10Gb以太網(wǎng)XAUI。PMA和PMD既可視為外部器件（如在光學(xué)收發(fā)器中），也可以視為XAUI的一部分（如在芯片間或背板應(yīng)用中）。

通用分組無(wú)線接口v4.0
通用分組無(wú)線接口(CPRI)可用于無(wú)線電設(shè)備控制器或基站以及一個(gè)或多個(gè)無(wú)線電設(shè)備單元之間的連接。CPRI規(guī)范涵蓋了OSI堆棧的第一層和第二層，物理層（第一層）定義了傳統(tǒng)基站使用的電氣接口以及支持遠(yuǎn)程無(wú)線電設(shè)備的基站光學(xué)接口。賽靈思CPRI LogiCORE在GT中實(shí)施PHY，在FPGA邏輯中實(shí)施數(shù)據(jù)鏈接（第二層）。

3G和6G OBSAI RP3-01
OBSAI RP3-01蜂窩式基站協(xié)議分為較低的物理層和較高的應(yīng)用、傳輸和數(shù)據(jù)鏈路層。應(yīng)用層可連接于基帶或RF卡，而數(shù)據(jù)鏈路層可連接于物理層。賽靈思用FPGA中的收發(fā)器實(shí)施PHY，處理電氣部分，并連接到外部光學(xué)收發(fā)器模塊。

第一代和第二代PCI Express
PCI Express協(xié)議應(yīng)用于物理層、數(shù)據(jù)鏈路層和事務(wù)處理層。由于這種標(biāo)準(zhǔn)非常通用，因此新興串行協(xié)議往往尋求在電氣規(guī)范方面與其兼容或類似，據(jù)此，ASSP和其他PHY器件廠商就能重用精心測(cè)試的IP產(chǎn)品了。賽靈思通過(guò)自身及其AllianceCORE合作伙伴在集成式硬IP模塊和軟IP中實(shí)施了第一代和第二代PCI Express協(xié)議。

串行RapidIO
雖然串行RapidIO協(xié)議與PCI Express一樣也應(yīng)用于三個(gè)層中，但卻分別為物理層、邏輯層和傳輸層。由于 RapidIO和XAUI的應(yīng)用目標(biāo)類似，串行RapidIO設(shè)計(jì)人員因而能重用其現(xiàn)有的XAUI電氣設(shè)計(jì)方案。賽靈思GT向?qū)Э赏ㄟ^(guò)串行RapidIO模板支持串行RapidIO PHY。

三速SDI視頻
三速SDI視頻參考設(shè)計(jì)是基于SMPTE標(biāo)準(zhǔn)之上的。與高速串行收發(fā)器的物理連接是通過(guò)差動(dòng)CML驅(qū)動(dòng)外部線纜驅(qū)動(dòng)器（用于傳輸）或外部適應(yīng)性接收均衡器來(lái)實(shí)現(xiàn)的。各標(biāo)準(zhǔn)間常用的串行化協(xié)議非常具體，設(shè)計(jì)時(shí)采用的是FPGA結(jié)構(gòu)。該協(xié)議需要較多的AC耦合電容進(jìn)行大量的1和0運(yùn)算。

賽靈思三模以太網(wǎng)
三模以太網(wǎng)MAC是賽靈思實(shí)施10/100/1Gb以太網(wǎng)協(xié)議的一種標(biāo)準(zhǔn)。賽靈思提供TEMAC LogiCORE（軟IP）和用于集成模塊的三模以太網(wǎng)封裝（硬IP）。就軟IP而言，1000BASE-X PCS/PMA或SGMII LogiCORE可實(shí)現(xiàn)無(wú)縫連接。SGMII是支持10/100/1G操作的串行連接標(biāo)準(zhǔn)。

TEMAC封裝即硬TEMAC子塊和GT I/O塊中通常采用的HDL 封裝（1000BASE-X/SGMII已經(jīng)集成于TEMAC）。具體實(shí)施細(xì)節(jié)請(qǐng)查閱以太網(wǎng)LogiCORE文檔資料。

GT向?qū)еС植捎肎igE (SGMII/1000Base-X)模板的三模以太網(wǎng)協(xié)議。

總而言之，業(yè)界標(biāo)準(zhǔn)協(xié)議日新月異，差不多每年都會(huì)出現(xiàn)一兩種新標(biāo)準(zhǔn)。因此就這點(diǎn)而言，其術(shù)語(yǔ)和基礎(chǔ)技術(shù)的復(fù)雜程度堪比稅法。而對(duì)給定協(xié)議的物理層方案了解得越詳細(xì)，就越易于確定所要使用的極佳高速串行收發(fā)器向?qū)f(xié)議，從而為設(shè)計(jì)項(xiàng)目開(kāi)創(chuàng)一個(gè)良好的局面。