提出了由于FPGA容量的攀升和配置時(shí)間的加長(zhǎng)，采用常規(guī)設(shè)計(jì)會(huì)導(dǎo)致系統(tǒng)功能失效的觀點(diǎn)。通過(guò)詳細(xì)描述Xilinx FPGA各種配置方式及其在電路設(shè)計(jì)中的優(yōu)缺點(diǎn)，深入分析了FPGA上電時(shí)的配置步驟和工作時(shí)序以及各階段I/O 管腳狀態(tài)，說(shuō)明了FPGA上電配置對(duì)電路功能的嚴(yán)重影響，最后針對(duì)不同功能需求的FPGA外圍電路提出了有效的設(shè)計(jì)建議。

　　1 引言

　　隨著半導(dǎo)體和芯片技術(shù)的飛速發(fā)展，現(xiàn)在的FPGA集成了越來(lái)越多的可配置邏輯資源、各種各樣的外部總線接口以及豐富的內(nèi)部RAM資源，使其在國(guó)防、醫(yī)療、消費(fèi)電子等領(lǐng)域得到了越來(lái)越廣泛的應(yīng)用。但是FPGA 大多數(shù)是基于SRAM工藝的，具有易失性，因此FPGA 通常使用外部存儲(chǔ)器件（如PROM）存儲(chǔ)必需的配置信息，防止設(shè)備掉電后FPGA丟失自我配置能力。但FPGA配置在一定的條件和時(shí)間下才能成功完成，隨著FPGA容量的不斷攀升，配置時(shí)間也被大大加長(zhǎng)，上電時(shí)如不充分考慮FPGA的配置時(shí)序以及對(duì)其他器件的影響，根據(jù)常規(guī)經(jīng)驗(yàn)設(shè)計(jì)電路，往往會(huì)影響系統(tǒng)其他外圍器件的正常工作，嚴(yán)重時(shí)會(huì)導(dǎo)致整個(gè)系統(tǒng)的失效。因此，F(xiàn)PGA的配置方式和上電時(shí)序已成為系統(tǒng)設(shè)計(jì)的重要一環(huán)。

　　2 Xilinx FPGA的配置方式和特點(diǎn)

　　Xilinx FPGA支持多種配置方式，其中包括串行主模式（Master Serial）、串行從模式（Slave Serial）、并行主模式（Master SelectMAP）、并行8 位從模式（Slave Select MAP8）、并行32 位從模式（Slave Select MAP32），以及邊界掃描模式（JTAG），Virtex5器件后還增加了對(duì)SPI和BPI接口Flash的支持。

　　現(xiàn)在設(shè)計(jì)中通常用到的是串行主模式和并行主模式兩種配置方式，它們共同的特點(diǎn)是電路硬件設(shè)計(jì)時(shí)不需再接入一個(gè)配置時(shí)鐘，配置時(shí)由FPGA 自身提供時(shí)鐘，這樣減小了PCB設(shè)計(jì)難度以及時(shí)鐘帶來(lái)的時(shí)序干擾。但是它們也有各自的優(yōu)缺點(diǎn)。并行配置的電路設(shè)計(jì)相對(duì)復(fù)雜，需要使用到一些多功能的配置引腳，如果在復(fù)雜或高速的配置電路中還要考慮到數(shù)據(jù)線的阻抗匹配和等長(zhǎng)，從而加大了PCB設(shè)計(jì)難度。因此，在選擇FPGA配置方式時(shí)需要根據(jù)外圍器件的上電初始化時(shí)間和受FPGA配置影響程度以及電路復(fù)雜特性等正確選擇，同時(shí)也需要對(duì)必要的配置管腳做相應(yīng)處理，后面會(huì)進(jìn)行詳細(xì)分析。表1為FPGA 重要的配置管腳和定義，可以看到，有些配置管腳在并行模式下才需要用到。

　　3 Xilinx FPGA上電配置時(shí)

　　FPGA和CPLD不同，上電不能直接工作，它需要一個(gè)配置過(guò)程。Xilinx FPGA需要經(jīng)過(guò)8個(gè)步驟才能運(yùn)行正常的運(yùn)行用戶邏輯，整個(gè)流程如圖1所示

　　3.1 FPGA上電啟動(dòng)

　　FPGA工作的第一步就是給器件加電。Xilinx要求VCCINT（核心電壓）先動(dòng)，然后再是VCCO（I/O電壓），最壞情況是它們之間不能相差1s以上。在并行配置模式下，VCCO_2 要求參考電壓必須和PROM參考電壓相同，上電的過(guò)程如圖2所示。其中，TPOR（Power-on-Reset）為5~30ms，T（PL）（Program Latency）為Maｘ 4ms，T（icck）（CCLK （output delay）為Min500ns。

　　在系統(tǒng)正常上電或者PROG-B是一個(gè)低脈沖時(shí)，F(xiàn)PGA開始配置寄存器空間。這段時(shí)間除定義好的配置管腳外，其他I/O 管腳均被設(shè)置為高阻態(tài)（High-Z）。經(jīng)多次測(cè)試，這個(gè)階段需要30ms左右的時(shí)間。

　　FPGA啟動(dòng)階段最后一步就是配置啟動(dòng)模式。在PROG-B變高時(shí)，F(xiàn)PGA 開始采集配置方式引腳（M3、M2、M1），并同時(shí)驅(qū)動(dòng)CCLK輸出。在這個(gè)階段，有兩種方法可以延遲FPGA的配置時(shí)序，一種是拉低INIT-B管腳，這是由于FPGA檢測(cè)到自身還沒(méi)有初始化完畢，不會(huì)進(jìn)行接下來(lái)的操作步驟，直到INIT-B管腳變高。另一種就是拉低PROG-B管腳，使FPGA還處于等待配置狀態(tài)。

　　3.2 FPGA數(shù)據(jù)加載

　　FPGA 正常數(shù)據(jù)加載前，需要做一個(gè)器件與PROM之間的同步檢查。方法是傳輸一個(gè)特殊的32位數(shù)值（0ｘAA995566）到FPGA中，提示FPGA下面開始傳輸?shù)氖桥渲脭?shù)據(jù)。這個(gè)步驟對(duì)用戶來(lái)說(shuō)是透明的，因?yàn)樵赬ilinx ISE Bitstream Generator 中生成的．bit文件中已經(jīng)自動(dòng)加入了這個(gè)校驗(yàn)碼。

　　在做完配置前的通信同步后，F(xiàn)PGA 與PROM之間還無(wú)法識(shí)別相互間是個(gè)什么器件，于是Xilinx 就給每一個(gè)型號(hào)的FPGA 設(shè)計(jì)了一個(gè)唯一的器件ID號(hào)，這個(gè)ID號(hào)可以在Xilinx 配置手冊(cè)中查到。如上述例子中用到的XC4VS35，其ＩＤ 號(hào)為0ｘ02088093。FPGA需要從PROM中讀出這個(gè)器件號(hào)和自身比對(duì)，如果相同就繼續(xù)下面的步驟，不同的話，配置失敗，并打印出配置故障信息。

　　所有準(zhǔn)備工作正常完成后，F(xiàn)PGA 開始載入配置文件。這一步對(duì)大多數(shù)用戶也是透明的，由器件自行完成。這也是配置過(guò)程中最耗時(shí)的步驟，時(shí)間從100ms到幾秒不等。這個(gè)過(guò)程中，F(xiàn)PGA 的所有可配置I/O根據(jù)HSWAPEN管腳的設(shè)置變?yōu)槿跎侠℉SWAPE=1）或者高阻態(tài)（HSWAPE=0）。這個(gè)階段的I/O管腳還沒(méi)有變?yōu)橛脩粜枰臓顟B(tài)，也最有可能影響到其他外圍電路的上電時(shí)序和運(yùn)行。設(shè)計(jì)硬件電路時(shí)要特別注意并采取必要措施，如加入上下拉電阻，改變器件加電順序等來(lái)盡量避免或減少FPGA配置時(shí)對(duì)電路其他器件的影響。

　　配置文件載入完成后，為了驗(yàn)證數(shù)據(jù)的正確性，F(xiàn)PGA還自動(dòng)設(shè)置了CRC校驗(yàn)（這個(gè)在ISE配置選項(xiàng)中也可以去掉，但是為了確保載入數(shù)據(jù)的正確性，這個(gè)是必須選擇的）。如果CRC 校驗(yàn)不正確，F(xiàn)PGA會(huì)自動(dòng)把INIT-B拉低，放棄這次配置。用戶必須把PROG-B引腳拉低，才能進(jìn)行重新配置。