眾所周知，電磁兼容的3要素是電磁干擾源、被干擾對(duì)象和傳播電磁干擾的途徑。PCB板上安裝的時(shí)鐘信號(hào)是一種引起PCB板電磁兼容問題的常見而又非常重要的輻射源。盡管時(shí)鐘信號(hào)與其他數(shù)據(jù)信號(hào)、控制信號(hào)的邏輯電平一般都是一樣的，翻轉(zhuǎn)速率一般也沒有太大的差別（大多數(shù)總線數(shù)據(jù)率與時(shí)鐘信號(hào)翻轉(zhuǎn)速率之比是1：1或者1：2），但由于時(shí)鐘信號(hào)之所以更容易接近或者超過輻射發(fā)射的限值，主要原因是時(shí)鐘信號(hào)是比較嚴(yán)格的周期信號(hào)，其在頻域的能量主要集中在某些頻點(diǎn)上，而數(shù)據(jù)信號(hào)是非周期信號(hào)，在頻域上的能量也是比較分散的。因此，良好的時(shí)鐘電路設(shè)計(jì)是PCB板的電磁兼容設(shè)計(jì)的關(guān)鍵。

　　1時(shí)鐘信號(hào)的頻譜

　　根據(jù)傅里葉展開可以得到，一個(gè)幅度為A，周期為T，脈沖寬度為t0，上升下降時(shí)間為tr的梯形時(shí)鐘波形，其在n次諧波處的諧波分量為：

　　式中C（n）為n次諧波處的諧波分量，單位：V或dBμV。

　　從上面梯形時(shí)鐘波形的傅里葉級(jí)數(shù)可以看出，影響時(shí)鐘信號(hào)輻射強(qiáng)度的因素有時(shí)鐘波形的幅度A、占空比（t0+tr）／T、時(shí)鐘周期T（或者時(shí)鐘頻率f）、以及時(shí)鐘波形的上升時(shí)間和下降時(shí)間。其中時(shí)鐘信號(hào)的幅度與其產(chǎn)生的干擾直接線性相關(guān)，上升時(shí)間和下降時(shí)間對(duì)時(shí)鐘高次諧波的影響至關(guān)重要。

　　2時(shí)鐘頻譜的影響因素

　　2．1時(shí)鐘上升時(shí)間對(duì)輻射的影響

　　假設(shè)有2個(gè)時(shí)鐘信號(hào)，幅度都為1V，頻率都為50MHz，上升時(shí)間分別為2ns和4ns。根據(jù)上面的傅里葉變換可以得到2個(gè)時(shí)鐘信號(hào)的頻譜分布，如圖1所示。

　　2．2時(shí)鐘頻率對(duì)輻射的影響

　　假設(shè)有2個(gè)時(shí)鐘信號(hào)，幅度都為1V，上升時(shí)間都為3．33ns，重復(fù)頻率為30MHz和90MHz，根據(jù)上面的傅里葉變換可以得到2個(gè)時(shí)鐘信號(hào)的頻譜分布，如圖2和圖3所示。

　　2．3時(shí)鐘頻譜的比較

　　從圖1可以看出，時(shí)鐘諧波干擾尤其是高次諧波干擾的強(qiáng)度會(huì)隨著上升和下降時(shí)間的降低而大大加強(qiáng)，2ns上升時(shí)問的時(shí)鐘的高次諧波比4ns上升時(shí)間的對(duì)應(yīng)諧波高出1～2倍。

　　當(dāng)上升下降時(shí)間相同時(shí)，周期T（或者基頻f）的高低對(duì)時(shí)鐘產(chǎn)生的高次諧波干擾的影響非常大，圖2和圖3分別是重復(fù)頻率30MHz和90MHz，上升時(shí)間都為3.33ns，幅度為1V的梯形時(shí)鐘波諧波干擾的大小。從圖中可以看出，2種時(shí)鐘在270MHz的諧波干擾，90MHz時(shí)鐘在270MHz（3次諧波）的諧波干擾比30MHz時(shí)鐘在270MHz（9次諧波）的諧波干擾高出15dB左右；再比較90MHz時(shí)鐘在810MHz（9次諧波）的諧波干擾比30MHz時(shí)鐘在810MHz（27次諧波）的諧波干擾高出12dB左右。

　　因此在進(jìn)行時(shí)鐘系統(tǒng)設(shè)計(jì)時(shí)，在條件允許的情況下優(yōu)先選用較低的時(shí)鐘頻率，比如在設(shè)計(jì)以太網(wǎng)的PHY芯片時(shí)既有采用125MHz外部時(shí)鐘的也有采用25MHz外部時(shí)鐘的，如果在其他技術(shù)條件允許應(yīng)優(yōu)先選用外部時(shí)鐘為25MHz的芯片，而且在各方面技術(shù)條件都滿足的情況下優(yōu)先選擇上升和下降時(shí)間比較長(zhǎng)的時(shí)鐘或者時(shí)鐘驅(qū)動(dòng)電路。

　　3時(shí)鐘電路的電磁兼容設(shè)計(jì)

　　在PCB板上實(shí)現(xiàn)時(shí)鐘電路的電磁兼容設(shè)計(jì)主要從下面的幾個(gè)方面來考慮：時(shí)鐘晶振及其驅(qū)動(dòng)器的電源處理；在PCB板上晶振及其驅(qū)動(dòng)器的下面做局部的覆銅處理；時(shí)鐘信號(hào)線的布線；時(shí)鐘信號(hào)的端接和濾波等。

　　3．1電源設(shè)計(jì)

　　當(dāng)時(shí)鐘電路的輸出同時(shí)發(fā)生狀態(tài)變換時(shí)，會(huì)對(duì)電源系統(tǒng)產(chǎn)生較大的瞬態(tài)電流，或灌電流，為了避免時(shí)鐘芯片對(duì)單板電源系統(tǒng)的沖擊，抑制單板電源的電磁干擾，就需要對(duì)時(shí)鐘電源部分進(jìn)行濾波和隔離設(shè)計(jì)。其設(shè)計(jì)原理圖如圖4所示。

　　3．2鋪銅及布線設(shè)計(jì)

　　晶體振蕩器內(nèi)部的電路會(huì)產(chǎn)生射頻電流，如果晶體是金屬外殼封裝的，直流電源腳是直流電壓參考和晶體內(nèi)部射頻電流回路參考的依據(jù)。不同的晶體（CMOS，TTL，ECL等）內(nèi)部產(chǎn)生的射頻電流對(duì)金屬外殼的輻射大小不同，如果晶體金屬外殼不與大的地平面連接，則不能將晶體金屬外殼上大的瞬態(tài)電流瀉放到地平面上。

　　在晶振和時(shí)鐘電路下面的局部地平面可以為晶振及相關(guān)電路內(nèi)部產(chǎn)生的共模RF電流提供通路，從而使RF發(fā)射最小。為了承受流到局部地平面的共模RF電流，需要將局部地平面與系統(tǒng)中的其他地平面多點(diǎn)相連。即表層的局部地平面與系統(tǒng)內(nèi)部地平面相連的過孔提供了到地的低阻抗。同時(shí)要注意的是要保證晶振底下地平面的完整性。使用完整地平面的信號(hào)的回流和信號(hào)本身方向相反，大小相等，能夠很好的互相抵消，可以保證其良好的信號(hào)完整性和電磁兼容特性。但是，如果地平面不完整，回流路徑中的電流與信號(hào)本身的電流不能相互抵消時(shí)（盡管這種電流不平衡有時(shí)候是不可避免的），就會(huì)產(chǎn)生一部分共模電流。產(chǎn)生的共模電壓就會(huì)激勵(lì)連接的外圍結(jié)構(gòu)，造成較大的輻射。

　　如果布線從晶振下面穿過，特別是傳輸?shù)?a target="_blank">連接器的布線，不僅破壞局部地平面的作用，而且還會(huì)將晶振產(chǎn)生的噪聲通過容性耦合的方式耦合到穿過它下面的信號(hào)線，使這些信號(hào)線帶有共模電壓噪聲，如果這些信號(hào)線通過連接器又延伸出PCB，就會(huì)將噪聲帶出。這是一種典型的共模輻射問題，原理如圖5所示。

　　3．3端接設(shè)計(jì)

　　時(shí)鐘驅(qū)動(dòng)芯片不用的輸出管腳，比如：空載（開路），由于管腳開路全反射可能會(huì)引起時(shí)鐘高次諧波的電磁干擾問題。在單板上加備用端接是解決這個(gè)問題的一種方案，但是備用端接采用電阻還是電容或者其他的端接方式時(shí)主要看空載所引起的電磁干擾的頻點(diǎn)。如果采用電阻端接，就要考慮由此帶來的功耗和驅(qū)動(dòng)器的驅(qū)動(dòng)電流；如果采用電容端接，可能會(huì)增加某些其他頻點(diǎn)的電磁干擾，因此電容的大小時(shí)要優(yōu)化電容值；如果不用管腳沒有端接，但是已經(jīng)通過試驗(yàn)證明了電磁干擾有足夠的裕度，就沒必要對(duì)未用管腳進(jìn)行額外的備用端接處理。

　　下面以3807數(shù)字時(shí)鐘芯片為例，用仿真試驗(yàn)的結(jié)果來解釋備用端接的作用。圖6～圖8表示了芯片不用的輸出管腳時(shí)在開路、接50Ω對(duì)地電阻、接75Ω對(duì)地電阻、接20pF對(duì)地電容等方式時(shí)，驅(qū)動(dòng)腳的電流、頻譜分布及驅(qū)動(dòng)電流所產(chǎn)生的電磁輻射。

　　從上面的結(jié)果可以看出：

　　（1）開路時(shí)的驅(qū)動(dòng)電流最小，但有明顯的窄脈寬振鈴。就說明如果驅(qū)動(dòng)器不用管腳空載（開路），驅(qū)動(dòng)器的功耗最小。但是由此會(huì)帶來一個(gè)不利的方面，那就是驅(qū)動(dòng)電流的頻譜中高頻分量會(huì)變大，有可能導(dǎo)致高頻的電磁干擾問題。這一點(diǎn)通過圖7和圖8中的開路驅(qū)動(dòng)電流的頻譜和電磁干擾曲線（藍(lán)色曲線）也可以得到驗(yàn)證。

　?。?）如果驅(qū)動(dòng)器不用管腳用電阻端接，驅(qū)動(dòng)電流會(huì)變大，但是驅(qū)動(dòng)電流中的振鈴現(xiàn)象明顯減弱。采用小電阻端接，可以改善驅(qū)動(dòng)電流的振鈴，但是會(huì)增加驅(qū)動(dòng)電流，功耗變大；如果采用大電阻端接，可以減小驅(qū)動(dòng)電流，但是會(huì)使得驅(qū)動(dòng)電流出現(xiàn)振鈴現(xiàn)象（開路是電阻端接的一個(gè)極限）。通過仿真結(jié)果看，選擇75歐姆端接電阻一方面可以使得驅(qū)動(dòng)電流不會(huì)很大，另一方面驅(qū)動(dòng)電流的振鈴也不是很明顯。

　?。?）如果驅(qū)動(dòng)器不用管腳采用電容端接，驅(qū)動(dòng)電流的峰值變大，同時(shí)驅(qū)動(dòng)電流脈沖的寬度也變大。這就表示驅(qū)動(dòng)電流中的低頻分量會(huì)明顯變大，這就要注意低頻段諧波的電磁干擾問題。圖7和圖8中對(duì)應(yīng)電容端接的驅(qū)動(dòng)電流的頻譜曲線和電磁干擾曲線的低頻分量明顯變大也驗(yàn)證了這個(gè)問題。

　　4結(jié)語

　　本文主要就對(duì)如何降低時(shí)鐘（干擾源）的干擾進(jìn)行了分析和總結(jié)，因此可以得出以下如何切斷時(shí)鐘干擾的傳播途徑的結(jié)論。一是將時(shí)鐘電路的基波和諧波能量最大程度的約束到指定的范圍之內(nèi)（這些能量傳輸需要的電路包圍的面積越小越好）；其二是有效建立時(shí)鐘電路區(qū)域與輸入輸出接口線路的隔離。由此可以在時(shí)鐘電路設(shè)計(jì)時(shí)可以通過布局和布線來達(dá)到優(yōu)化電磁兼容設(shè)計(jì)的目的。