在Virtex-5系列的FPGA中包含了一些高級的數(shù)據(jù)傳輸和處理資源，如雙倍數(shù)據(jù)速率（DDR）操作、可編程輸入延遲（IDELAY）以及數(shù)據(jù)串行器/解串器（SERDES）。在FPGA資源應(yīng)用中，中北大學(xué)電子測試技術(shù)國家重點實驗室對FPGA的低壓差分信號（LVDS）高速差分接口應(yīng)用做了一些相關(guān)的研究。在芯片間的高速數(shù)據(jù)傳輸應(yīng)用中，也有一些諸如PCI等方式的研究。下面重點研究了如何利用FPGA自身資源，進(jìn)行基于動態(tài)比特自校正技術(shù)的高速數(shù)據(jù)無差錯傳輸。

1、動態(tài)校正模式

高級輸入輸出選擇（SelectIO）資源中的可編程輸入延遲單元（IDELAY）由64個tap的環(huán)繞延遲單元組成，每個延遲單元都有標(biāo)定的tap分辨率。一個IDELAY的最大延遲是200MHz的一個時鐘周期即5ns，那么每個tap的延遲時間為78.125ns。IDELAY單元的校正延遲功能對于高速數(shù)據(jù)和采樣時鐘的匹配是非常有用的。結(jié)合具體的工程應(yīng)用直接用時鐘去采樣高速數(shù)據(jù)會出現(xiàn)誤碼，采用基于IDELAY單元的動態(tài)校正延遲的接收結(jié)構(gòu)能有效的解決此問題?；贗DELAY單元的傳輸結(jié)構(gòu)如圖1所示。

1.1、訓(xùn)練序列和數(shù)據(jù)選擇

訓(xùn)練序列作為動態(tài)校正在學(xué)習(xí)過程中的數(shù)據(jù)源，要滿足實際數(shù)據(jù)隨機(jī)特性的要求，每個鏈路的數(shù)據(jù)源也應(yīng)該具有一定的差異。訓(xùn)練序列的長度可以根據(jù)實際情況而定。

IDELAY單元的64個tap最大延遲是5ns，而實時數(shù)據(jù)速率為320Mbps，即一個時鐘周期為3.125ns。在發(fā)送端保證同步后，實際的接收端數(shù)據(jù)之間的延遲差異較小，在一個時鐘周期以內(nèi)?？紤]到實際延遲差異和校正的最大動態(tài)范圍，數(shù)據(jù)在經(jīng)過IDELAY單元后，任意兩兩之間的延遲差異都在2個時鐘周期以內(nèi)。訓(xùn)練序列的周期時間應(yīng)該大于最大延遲差異的2倍，即訓(xùn)練序列長度應(yīng)該大于4，才能滿足鏈路間數(shù)據(jù)的同步要求。

在實際工程應(yīng)用中，為了減少程序的復(fù)雜度，降低FPGA資源的消耗，選用長度為5的訓(xùn)練序列。實際采用的訓(xùn)練序列如表1所示。

數(shù)據(jù)選擇模塊根據(jù)動態(tài)校正模塊反饋的狀態(tài)信 息選擇發(fā)送給接收端的數(shù)據(jù)源。在動態(tài)校正成功之前一直發(fā)送訓(xùn)練序列，直到校正成功后再發(fā)送AD采集數(shù)據(jù)。數(shù)據(jù)選擇在整個數(shù)據(jù)流中起到一個總開關(guān)的作用，要求動態(tài)校正模塊能準(zhǔn)確地進(jìn)行數(shù)據(jù)延遲，使采樣時鐘的邊沿在數(shù)據(jù)窗口的中間，保證能夠穩(wěn)定地采集到數(shù)據(jù)。

1.2、動態(tài)校正

動態(tài)校正模塊的主要功能是完成數(shù)據(jù)的動態(tài)延遲，使采樣時鐘能夠正確采集到數(shù)據(jù)。由于動態(tài)延遲的范圍在2個時鐘周期以內(nèi)，有可能會使通路間的數(shù)據(jù)相差1個或者2個時鐘周期，而通路內(nèi)部比特之間的延遲差異較小。通過訓(xùn)練序列的先驗信息來修正IDELAY的延遲tap數(shù)，使其通路內(nèi)部比特實現(xiàn)同步。bit校正的主要功能是調(diào)整每個通路內(nèi)部所有比特，保證每比特都能被采樣時鐘正確采集，同時使整個通路數(shù)據(jù)比特之間沒有周期差異。動態(tài)延遲的范圍是正負(fù)32tap，包含在2個工作時鐘周期以內(nèi)，在同一時刻的輸出，可能會造成8個字節(jié)數(shù)據(jù)的不同步，而每個字節(jié)內(nèi)部的比特間的延遲差異較小，通過訓(xùn)練序列的先驗信息來修正同一字節(jié)內(nèi)單bit的IDELAY延遲tap數(shù)，使單字節(jié)內(nèi)部比特達(dá)到同步。

2、bit動態(tài)校正

bit動態(tài)校正模塊主要包括：bit選擇器、bit動態(tài) 校正狀態(tài)機(jī)、bit校正控制和校正命令譯碼器等子模塊。bit校正結(jié)構(gòu)圖如圖2

所示。

bit校正控制的主要目的是管理bit選擇器和校正命令譯碼器，使其能實現(xiàn)一對一的準(zhǔn)確校正而不出現(xiàn)混亂。校正控制首先選擇第1比特進(jìn)行校正，校正結(jié)束后接著選擇第2比特進(jìn)行校正，直到最后一比特完成bit校正完成后，給出整個通路bit校正結(jié)束的標(biāo)志。

bit選擇器模塊根據(jù)bit校正控制給出的數(shù)據(jù)選擇控制線，選出需要校正的相應(yīng)比特對應(yīng)的雙沿數(shù)據(jù)轉(zhuǎn)單沿數(shù)據(jù)的原語（IDDR）或者ISERDES的輸出數(shù)據(jù)。

校正命令譯碼器的功能是bit選擇器的逆過程。具體來說，它是根據(jù)bit校正控制的數(shù)據(jù)選擇控制線，然后把bit動態(tài)校正狀態(tài)機(jī)給出的校正命令譯碼給相應(yīng)的IDELAY單元，使此比特的延遲校正到最佳狀態(tài)。

bit動態(tài)校正狀態(tài)機(jī)是整個動態(tài)校正過程的關(guān)鍵模塊。首先對通路的最低位進(jìn)行校正，最低位即bit選擇器選擇的第1比特，以第1比特為例，訓(xùn)練序列為8’h01、8’hFE、8’h01、8’hFE、8’h01的循環(huán)序列，最低位為10101的周期序列。不同通路的訓(xùn)練序列不同，訓(xùn)練序列中第1比特也會出現(xiàn)01010的周期序列，所以這2種序列的檢測同時進(jìn)行。序列檢測不僅和發(fā)送的序列相關(guān)，還與數(shù)據(jù)速率操作模式有關(guān)。無論采用雙倍數(shù)據(jù)速率還是4倍數(shù)據(jù)速率操作模式，由于訓(xùn)練序列本身具有的周期性，所以不論經(jīng)過1:2還是1:4串并轉(zhuǎn)換后仍然具有周期性，2種操作模式下的序列周期都是5個時鐘周期。2種操作模式下2種序列的輸出數(shù)據(jù)如表2所示。以雙倍數(shù)據(jù)速率操作模式為例，發(fā)送端在一比特單端線上傳輸01010的周期序列，那么接收端雙倍速率輸出為發(fā)送序列的1:2的串并轉(zhuǎn)換輸出，即2‘b01、2’b01、2‘b00、2’b10、2‘b10的周期序列。

第1比特校正成功后進(jìn)行其余比特校正時，以此通路訓(xùn)練序列為標(biāo)準(zhǔn)進(jìn)行相應(yīng)的序列檢測。訓(xùn)練序列具有良好的規(guī)律性，一個通路中每比特極性變化規(guī)律完全一樣。只需知道此通路中每比特與第1比特的極性相同還是相反，就可以檢測此比特數(shù)據(jù)是否正確。因此第1比特除外的其余比特可以直接根據(jù)此通路的訓(xùn)練序列進(jìn)行極性對比，得出相應(yīng)的極性標(biāo)識，再由極性標(biāo)識直接進(jìn)行數(shù)據(jù)對比即可判定數(shù)據(jù)正確與否。

檢測到正確序列后，如果沒有超過最大延遲，那么將繼續(xù)進(jìn)行延遲操作，同時跟蹤數(shù)據(jù)，檢測數(shù)據(jù)是否仍然為正確序列。直到數(shù)據(jù)窗口延遲到邊緣時停止延遲，如果數(shù)據(jù)窗口大小達(dá)到基本要求后，那么鎖定此數(shù)據(jù)窗口，糾正采樣點回到數(shù)據(jù)窗口的中間位置，此采樣點得到的采集數(shù)據(jù)正是穩(wěn)定的期望數(shù)據(jù)。

3、測試結(jié)果分析

按照前述的動態(tài)校正的方法，用信號源、高速AD以及單片的xc5vsx95t芯片進(jìn)行實際的硬件測試，得到普通模式下數(shù)據(jù)傳輸?shù)牟ㄐ谓Y(jié)果和經(jīng)過動態(tài)校正后的波形結(jié)果對比圖，分別如圖3和圖4所示。

圖3中原始數(shù)據(jù)是由信號源產(chǎn)生的一個標(biāo)準(zhǔn)正弦波形，由于傳輸線的不同延遲、信號間干擾和熱噪聲等多方面影響，出現(xiàn)了圖中接收端的輸入信號的畸變波形，導(dǎo)致普通模式接收到的傳輸數(shù)據(jù)波形不平滑。從波形對比分析來看，普通傳輸模式雖然資源消耗小，操作簡單，但在高速數(shù)據(jù)傳輸時時序問題比較突出，誤碼率較高，高速數(shù)據(jù)傳輸?shù)馁|(zhì)量比較差。

圖4為比特校正模式下，串轉(zhuǎn)并后2個通路輸出數(shù)據(jù)的仿真結(jié)果。測試時，用信號源產(chǎn)生正弦信號，送到高速AD去采樣得到320Mbps的高速數(shù)據(jù)信號進(jìn)入FPGA，即是圖4中的輸入信號，很顯然，比特間存在較大延遲差異。校正模塊準(zhǔn)備就緒后（即訓(xùn)練完成標(biāo)志變?yōu)楦唠娖剑?，立即開始輸入數(shù)據(jù)，從圖4中可以看出，經(jīng)過比特校正后的輸出波形0路輸出和1路輸出比輸入數(shù)據(jù)光滑很多。與普通的數(shù)據(jù)傳輸模式相比較，波形有非常好的改善，克服了時序問題及邏輯和誤碼的問題，通過對比試驗證明了此方案的可行性。

4、結(jié)束語

上述提出了一種高速數(shù)據(jù)并行傳輸?shù)谋忍刈孕Ｕ椒?，充分利用了FPGA的高級SelectIO資源中的可編程輸入延遲單元進(jìn)行比特校正，使數(shù)據(jù)的建立時間或保持時間能較好地滿足實際要求，解決了320Mbps、64bits并行總線高速數(shù)據(jù)并行傳輸?shù)碾y題。通過測試結(jié)果及分析可以發(fā)現(xiàn)，經(jīng)過比特校正后，高速信號傳輸?shù)馁|(zhì)量得到了很大改善，能夠滿足實際的工程應(yīng)用要求。目前這種技術(shù)已經(jīng)在類似的高速數(shù)據(jù)傳輸項目中進(jìn)行了廣泛應(yīng)用，均取得了良好的效果，由此也證明了此方法的可靠性和可移植性。