曾幾何時，使用xilinx器件的工程師都開始接觸了Ultrafastdesign methodology 這個新名詞。這個名詞簡稱為UFDM，可以說是xilinx總結的關于FPGA設計方方面面的一種設計方法學。它其中的很多內容可能在于V6、V5那一代就提到過。比如xilinx器件關于復位信號的使用原則這一點，很早就提出了。UFDM有點類似我們都學習的“三個代表”這些，把FPGA設計的精髓、注意事項整理在一起，還有針對于軟硬件設計的checklist，更加全面的幫助工程師減少debug的時間。

UFDM建議正確的HDL coding風格來滿足目標器件，討論時序約束和時序收斂。正確的IO約束，IO管腳分配和布局，物理約束，并提供了滿足時序收斂的技巧和讓FPGA工作快速穩(wěn)定的方法。

在通信，醫(yī)療，航空和消費電子領域，F(xiàn)PGA的設計變得越來越復雜，不斷增加器件的容量、設計的性能。在Time to market的要求下，很多項目的設計周期都很短暫，如何在有限時間內，正確的實現(xiàn)設計需求是產品量產的關鍵。

Vivado中UFDM是所有使用xilinx器件的工程師的最佳經驗的集合，覆蓋了包括單板設計、IP創(chuàng)建、設計實現(xiàn)，時序技巧，硬件debug等內容。使用UFDM會指引工程師成功完成項目預期。

Xilinx建議設計者使用UFDM首先閱讀ug949，這個文檔包含很多PCB設計的細節(jié)，F(xiàn)PGA功耗評估檢查，DRC檢查的規(guī)則。遵循文檔的內容，可以避免因不合理的布局引起的timing收斂問題，節(jié)省debug時間。

圖1.Greaterimpact on QOR

圖1是一張FPGA設計流程圖，每個FPGA設計項目基本上都是器件選型、IO分配和PCB布局、RTL實現(xiàn)、綜合布局布線和時序收斂、配置下載和調試幾個階段。在設計初期，當我們使用vivado做FPGA設計時，我們有很多選擇，這些選擇都能夠直接影響到整個設計的性能。比如，我們可以選擇基于C語言來完成設計，也可以通過HDL語言來描述設計，這都會極大地影響整個設計的質量。在整個設計流程，利用vivado UFDM工具不斷產生時序報告和結果，不斷修正XDC和源文件的代碼，這樣就會節(jié)省后面布局布線很多時間。

設計流程的后面幾個階段，對整個設計的性能影響都比較有限了，從100x 到1.1X。

另外UFDM也提到了coding需要和硬件結構相匹配的，很多設計代碼僅考慮實現(xiàn)而不考慮FPGA的設計底層，這樣在timing上也很難收斂，盡量多使用BRAM、DSP slice等FPGA特有的資源。

希望UFDM能夠對設計有所幫助，成為你設計的小助手！