對(duì)
VHDL相對(duì)會(huì)熟悉一點(diǎn)點(diǎn)，畢竟最近看的教材介紹的都是
VHDL的，
Verilog HDL則是完全沒(méi)接觸過(guò)。請(qǐng)大家不吝賜教?？梢缘脑?，請(qǐng)告訴我，除了學(xué)習(xí)好開(kāi)發(fā)語(yǔ)言，一些數(shù)電知識(shí)，還要具備哪些方面的知識(shí)？如果要購(gòu)買開(kāi)發(fā)板自己做開(kāi)發(fā)玩，有什么
比較適合我這樣的菜鳥(niǎo)玩的嗎？菜鳥(niǎo)真心求幫忙~~?。?/div>
2013-09-06 15:03:08
本人小菜鳥(niǎo)，開(kāi)始學(xué)FPGA的時(shí)候?qū)W的Verilog語(yǔ)言，后來(lái)因?yàn)檎n題組前期的工作都是VHDL就該學(xué)VHDL了。最近聽(tīng)了幾個(gè)師兄的看法，說(shuō)國(guó)內(nèi)用VHDL的已經(jīng)很少了，建議我還是堅(jiān)持用Verilog，小菜現(xiàn)在好糾結(jié)，請(qǐng)問(wèn)到底應(yīng)該用哪種語(yǔ)言呢？望各位大神指點(diǎn)！
2015-07-08 10:07:56
）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。HDL硬件描述語(yǔ)言（HDL）是一種用來(lái)設(shè)計(jì)數(shù)字邏輯系統(tǒng)和描述數(shù)字電路的語(yǔ)言，常用的主要有VHDL、Verilog HDL、System Verilog 和 System C。VHDL是一種用于電路設(shè)計(jì)的高級(jí)
2021-12-22 07:39:43
（76）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)31.1 目錄1）目錄2）FPGA簡(jiǎn)介3）Verilog HDL簡(jiǎn)介4）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)35）結(jié)語(yǔ)1.2 FPGA簡(jiǎn)介FPGA
2022-02-23 07:33:53
現(xiàn)在社會(huì)上Verilog與vhdl哪個(gè)用的比較多？
2016-09-08 20:45:56
本帖最后由 eehome 于 2013-1-5 10:01 編輯
EDA先鋒工作室的精品書(shū)籍，國(guó)內(nèi)少有的系統(tǒng)講述FPGA設(shè)計(jì)和驗(yàn)證的好書(shū)，特別是驗(yàn)證部分很精華，現(xiàn)在和大家分享，同時(shí)附上本書(shū)的實(shí)例源代碼和Verilog HDL語(yǔ)法國(guó)際標(biāo)準(zhǔn)。
2011-08-02 14:54:41
X-HDL:軟件簡(jiǎn)介—SoftWare Description: X-HDL v3.2.55 VHDL/Verilog語(yǔ)言翻譯器
一款VHDL/Verilog語(yǔ)言翻譯器?？蓪?shí)現(xiàn)VHDL和Verilog語(yǔ)言的相互智能化轉(zhuǎn)化。這分別是windows、linux、solaris版本。
2006-03-25 12:00:47
355 Verilog HDL Synthesis (A Practical Primer)
2009-02-12 09:36:2440 Verilog HDL 綜合實(shí)用教程第1章 基礎(chǔ)知識(shí)第2章 從Verilog結(jié)構(gòu)到邏輯門第3章 建模示例第4章 模型的優(yōu)化第5章 驗(yàn)證附錄A 可綜合的語(yǔ)言結(jié)構(gòu)附錄B 通用庫(kù)
2009-07-20 11:21:1386 This manual describes the Verilog portion of Synopsys FPGACompiler II / FPGA Express application
2009-07-23 10:01:2979 采用 Verilog HDL 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog HDL語(yǔ)言的優(yōu)越性.關(guān)鍵詞
2009-08-21 10:50:0569 Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)本書(shū)從實(shí)用的角度介紹了硬件描述語(yǔ)言Verilog-HDL。通過(guò)動(dòng)手實(shí)踐,體驗(yàn)Verilog-HDL的語(yǔ)法結(jié)構(gòu)、功能等內(nèi)涵。在前五章,以簡(jiǎn)單的實(shí)例列舉了Verilog-HDL的用法;
2009-11-14 22:57:40146 Verilog HDL 華為入門教程
本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計(jì)方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能
2010-02-11 08:35:38140 Verilog HDL練習(xí)題
2010-11-03 16:47:13193 什么是Verilog HDL？
Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)
2009-01-18 14:53:26
3678 
摘 要：通過(guò)設(shè)計(jì)實(shí)例詳細(xì)介紹了用Verilog HDL語(yǔ)言開(kāi)發(fā)FPGA/CPLD的方法，并通過(guò)與其他各種輸入方式的比較，顯示出使用Verilog HDL語(yǔ)言的優(yōu)越性。
2009-06-20 11:51:281857 
Verilog HDL程序基本結(jié)構(gòu)與程序入門
Verilog HDL程序基本結(jié)構(gòu)
Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的
2010-02-08 11:43:302185 Verilog HDL語(yǔ)言簡(jiǎn)介
1．什么是Verilog HDLVerilog HDL是硬件描述語(yǔ)言的一種，用于數(shù)
2010-02-09 08:59:333609 VHDL和Verilog HDL語(yǔ)言對(duì)比
Verilog HDL和VHDL都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，并且都已成為IEEE標(biāo)準(zhǔn)。VHDL是在1987年成為IEEE標(biāo)準(zhǔn)，Verilog HDL
2010-02-09 09:01:1710317 在我國(guó)使用Verilog HDL的公司比使用VHDL的公司多。從EDA技術(shù)的發(fā)展上看，已出現(xiàn)用于CPLD/FPGA設(shè)計(jì)的硬件C語(yǔ)言編譯軟件，雖然還不成熟，應(yīng)用極少，但它有可能會(huì)成為繼VHDL和Verilog之后，設(shè)計(jì)大規(guī)模CPLD/FPGA的又一種手段。
2011-03-12 11:21:201686 《Verilog HDL 程序設(shè)計(jì)教程》對(duì)Verilog HDL程序設(shè)計(jì)作了系統(tǒng)全面的介紹，以可綜合的設(shè)計(jì)為重點(diǎn)，同時(shí)對(duì)仿真和模擬也作了深入的闡述?！?b class="flag-6" style="color: red">Verilog HDL 程序設(shè)計(jì)教程》以Verilog-1995標(biāo)準(zhǔn)為基礎(chǔ)
2011-09-22 15:53:360 本文簡(jiǎn)單討論并總結(jié)了VHDL、Verilog，System verilog 這三中語(yǔ)言的各自特點(diǎn)和區(qū)別 As the number of enhancements
2012-01-17 11:32:020 Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)
2012-10-08 14:48:310 Verilog HDL程序設(shè)計(jì)與實(shí)踐著重介紹了Verilog HDL語(yǔ)言
2015-10-29 14:45:4721 Verilog HDL程序設(shè)計(jì)教程-人郵
2016-05-11 11:30:1934 Verilog+HDL實(shí)用教程-電科，下來(lái)看看。
2016-05-11 17:30:1534 Verilog_HDL語(yǔ)言的學(xué)習(xí)，為FPGA編程打下堅(jiān)實(shí)的基礎(chǔ)
2016-05-19 16:40:5212 VHDL與Verilog互轉(zhuǎn)的軟件，
X-HDL v4.21 Crack.zip
2016-06-03 16:16:5310 Verilog HDL 華為入門教程
2016-06-03 16:57:5345 Xilinx FPGA工程例子源碼：含Verilog和VHDL版本級(jí)詳細(xì)說(shuō)明文檔
2016-06-07 14:54:570 本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計(jì)方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog HDL建模。
2016-07-15 15:27:000 verilog HDL，fpga，硬件電路學(xué)習(xí)資料
2016-09-01 14:55:490 基于FPGA Verilog-HDL語(yǔ)言的串口設(shè)計(jì)
2017-02-16 00:08:5935 國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
2018-03-23 16:43:13121931 
很多人問(wèn)我該如何去學(xué)FPGA，那么今天咱們就來(lái)聊一聊。 一、入門首先要掌握HDL（HDL=verilog+VHDL）。 第一句話是：還沒(méi)學(xué)數(shù)電的先學(xué)數(shù)電。然后你可以選擇verilog或者VHDL
2018-05-22 10:43:228798 本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程。
2018-09-20 15:51:2680 當(dāng)前最流行的硬件設(shè)計(jì)語(yǔ)言有兩種，即 VHDL 與 Verilog HDL，兩者各有優(yōu)劣，也各有相當(dāng)多的擁護(hù)者。VHDL 語(yǔ)言由美國(guó)軍方所推出，最早通過(guò)國(guó)際電機(jī)工程師學(xué)會(huì)（IEEE）的標(biāo)準(zhǔn)，在北美
2019-09-15 12:31:008233 
本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計(jì)方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog HDL建模。
2019-02-11 08:00:0095 Verilog HDL作為現(xiàn)在最流行的FPGA開(kāi)發(fā)語(yǔ)言，當(dāng)然是入門基礎(chǔ)。
2019-02-18 14:47:0010320 本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA視頻教程之學(xué)習(xí)FPGA選擇verilog還是vhdl詳細(xì)資料說(shuō)明。
2019-03-22 14:00:0724 中國(guó)大學(xué)MOOC
本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時(shí)序邏輯的開(kāi)發(fā)開(kāi)始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。
2019-08-06 06:12:003450 
大家都知道軟件設(shè)計(jì)使用軟件編程語(yǔ)言，例如我們熟知的C、Java等等，而FPGA設(shè)計(jì)使用的是HDL語(yǔ)言，例如VHDL和Verilog HDL。說(shuō)的直白點(diǎn)，FPGA的設(shè)計(jì)就是邏輯電路的實(shí)現(xiàn)，就是把我們
2019-12-05 07:11:001497 
本課程以目前流行的Xilinx 7系列FPGA的開(kāi)發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語(yǔ)言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時(shí)序邏輯的開(kāi)發(fā)開(kāi)始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。
2019-12-02 07:10:002914 
大家都知道軟件設(shè)計(jì)使用軟件編程語(yǔ)言，例如我們熟知的C、Java等等，而FPGA設(shè)計(jì)使用的是HDL語(yǔ)言，例如VHDL和Verilog HDL。說(shuō)的直白點(diǎn)，FPGA的設(shè)計(jì)就是邏輯電路的實(shí)現(xiàn)，就是把我們
2019-12-05 07:10:002977 
Verilog HDL是一種硬件描述語(yǔ)言，以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的。
2019-11-13 07:03:003029 硬件描述語(yǔ)言基本語(yǔ)法和實(shí)踐
（1）VHDL 和Verilog HDL的各自特點(diǎn)和應(yīng)用范圍
（2）Verilog HDL基本結(jié)構(gòu)語(yǔ)言要素與語(yǔ)法規(guī)則
（3） Verilog HDL組合邏輯語(yǔ)句結(jié)構(gòu)
2019-07-03 17:36:0053 電子技術(shù)設(shè)計(jì)的核心是EDA，目前，EDA技術(shù)的設(shè)計(jì)語(yǔ)言主要有Verilog HDL和VHDL兩種，相對(duì)來(lái)說(shuō)Verilog HDL語(yǔ)言相對(duì)簡(jiǎn)單，上手快，其語(yǔ)法風(fēng)格與C語(yǔ)言類似，據(jù)統(tǒng)計(jì)，Verilog
2020-03-25 08:00:004 Verilog HDL是一種硬件描述語(yǔ)言，以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL
2020-06-17 16:13:1112911 Verilog HDL和VHDL是目前兩種最常用的硬件描述語(yǔ)言，同時(shí)也都是IEEE標(biāo)準(zhǔn)化的HDL語(yǔ)言。
2020-08-25 09:14:348605 今天給大家分享一個(gè)VHDL和Verilog的工具。很多新手初次學(xué)習(xí)FPGA都曾遇到過(guò)一個(gè)問(wèn)題：是學(xué)Verilog OR VHDL？
2020-08-25 09:22:056116 
的是硬件描述語(yǔ)言。最為流行的硬件描述語(yǔ)言有兩種Verilog HDL/VHDL，均為IEEE標(biāo)準(zhǔn)。Verilog HDL具有C語(yǔ)言基礎(chǔ)就很容易上手，而VHDL語(yǔ)言則需要Ada編程基礎(chǔ)。另外Verilog
2020-09-01 11:47:094002 
本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL硬件語(yǔ)義的詳細(xì)資料分析。
2021-02-01 15:37:1113 簡(jiǎn)單介紹Verilog HDL語(yǔ)言和仿真工具。
2021-05-06 16:17:10617 眾所周知，用于FPGA開(kāi)發(fā)的硬件描述語(yǔ)言（HDL）主要有兩種：Verilog和VHDL。
2021-06-15 16:12:044293 Verilog HDL是一種以文本形式描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的硬件描述語(yǔ)言，也可描述邏輯電路圖、邏輯表達(dá)式等。Verilog HDL和VHDL是目前主流的、最受歡迎的兩種硬件描述語(yǔ)言。
2021-07-23 14:36:559911 Verilog HDL 優(yōu)點(diǎn)：類似C語(yǔ)言，上手容易，靈活。大小寫敏感。在寫激勵(lì)和建模方面有優(yōu)勢(shì)。 缺點(diǎn)：很多錯(cuò)誤在編譯的時(shí)候不能被發(fā)現(xiàn)。 VHDL 優(yōu)點(diǎn)：語(yǔ)法嚴(yán)謹(jǐn)，層次結(jié)構(gòu)清晰。 缺點(diǎn)：熟悉時(shí)間長(zhǎng)
2021-08-20 10:03:433736 （70）Verilog HDL測(cè)試激勵(lì)：復(fù)位激勵(lì)21.1 目錄1）目錄2）FPGA簡(jiǎn)介3）Verilog HDL簡(jiǎn)介4）Verilog HDL測(cè)試激勵(lì)：復(fù)位激勵(lì)25）結(jié)語(yǔ)1.2 FPGA簡(jiǎn)介FPGA
2021-12-29 19:42:091 （69）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)21.1 目錄1）目錄2）FPGA簡(jiǎn)介3）Verilog HDL簡(jiǎn)介4）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)25）結(jié)語(yǔ)1.2 FPGA簡(jiǎn)介FPGA
2021-12-29 19:42:190 （59）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)11.1 目錄1）目錄2）FPGA簡(jiǎn)介3）Verilog HDL簡(jiǎn)介4）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)15）結(jié)語(yǔ)1.2 FPGA簡(jiǎn)介FPGA
2021-12-29 19:42:290 （77）Verilog HDL測(cè)試激勵(lì)：復(fù)位激勵(lì)31.1 目錄1）目錄2）FPGA簡(jiǎn)介3）Verilog HDL簡(jiǎn)介4）Verilog HDL測(cè)試激勵(lì)：復(fù)位激勵(lì)35）結(jié)語(yǔ)1.2 FPGA簡(jiǎn)介FPGA
2021-12-29 19:42:390 （60）Verilog HDL測(cè)試激勵(lì)：復(fù)位激勵(lì)11.1 目錄1）目錄2）FPGA簡(jiǎn)介3）Verilog HDL簡(jiǎn)介4）Verilog HDL測(cè)試激勵(lì)：復(fù)位激勵(lì)15）結(jié)語(yǔ)1.2 FPGA簡(jiǎn)介FPGA
2021-12-29 19:42:492 （76）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)31.1 目錄1）目錄2）FPGA簡(jiǎn)介3）Verilog HDL簡(jiǎn)介4）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)35）結(jié)語(yǔ)1.2 FPGA簡(jiǎn)介FPGA
2021-12-29 19:43:002 Verilog HDL入門教程-Verilog HDL的基本語(yǔ)法
2022-01-07 09:23:42159 第一句話是：還沒(méi)學(xué)數(shù)電的先學(xué)數(shù)電。然后你可以選擇verilog或者VHDL，有C語(yǔ)言基礎(chǔ)的，建議選擇VHDL。因?yàn)?b class="flag-6" style="color: red">verilog太像C了，很容易混淆，最后你會(huì)發(fā)現(xiàn)，你花了大量時(shí)間去區(qū)分這兩種語(yǔ)言
2022-11-03 09:02:562626 
電子發(fā)燒友App
工商網(wǎng)監(jiān)
評(píng)論