在傳統(tǒng)的硬件電路設(shè)計中，主要的設(shè)計文件是電路原理圖，而采用HDL設(shè)計系統(tǒng)硬件電路時主要使用HDL編寫源程序。

VHDL的主要優(yōu)點有：

（1）VHDL支持自頂至下的和基于庫的設(shè)計方法，而且支持同步電路、異步電路、現(xiàn)場可編程門陣列器件FPGA（field programmable gate array）以及其他隨機(jī)電路的設(shè)計。

（2）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計再利用的功能，它支持系統(tǒng)的數(shù)學(xué)模型直到門級電路的描述，并且高層次的行為描述與低層次的門級電路描述、結(jié)構(gòu)描述可以混合使用。（3）VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，當(dāng)門級或門級以上的描述通過仿真檢驗后，再利用相應(yīng)的工具將設(shè)計映射成不同的工藝，因此電路的設(shè)計與工藝的改變是相互獨立的。彼此的改變不會產(chǎn)生不良影響，并且VHDL硬件描述語言的實現(xiàn)目標(biāo)器件的選擇范圍廣泛，可使用各系列的CPLD、FPGA及各種門陣列器件。

（4）VHDL具有類屬描述語句和子程序調(diào)用等功能，對于己完成的設(shè)計源程序，可以通過修改類屬參數(shù)表和函數(shù)的辦法來改變設(shè)計的規(guī)模和結(jié)構(gòu)。VHDL具有豐富的仿真語句和庫函數(shù)，使得門電路級的功能仿真、檢查成為可能，使設(shè)計者對整個工程設(shè)計的結(jié)構(gòu)和功能的可行性做出決策。

（5）VHDL作為一種IEEE的工業(yè)標(biāo)準(zhǔn)，使VHDL的設(shè)計成果便于重復(fù)利用和交流。這就更進(jìn)一步推動了VHDL語言的推廣及完善。另外，由于其語法嚴(yán)格，給閱讀和使用帶來極大的便利。

硬件設(shè)計

軟件設(shè)計

本設(shè)計的VHDL程序主要有共有3個部分：分頻、數(shù)碼管掃描進(jìn)程、顯示控制進(jìn)程。方案原理圖如下。

完整程序：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY key IS

PORT（clk ： IN STD_LOGIC;

key ： in std_logic_vector（7 downto 0）;

l ： out STD_LOGIC_VECTOR（2 downto 0）;

data_o ： out STD_LOGIC_VECTOR（7 downto 0）;

bell ： out STD_LOGIC：=‘0’

）;

END key;

ARCHITECTURE an OF key IS

signal clk_1k ： std_logic;

signal p ： integer range 0 to 7;

begin

process（clk）

variable cnt1 ： integer range 0 to 200;

variable cnt2 ： integer range 0 to 125;

begin

if clk‘event and clk=’1‘ then

if cnt1=200 then

cnt1：=0;

if cnt2=125 then

cnt2：=0;

clk_1k《=not clk_1k;

else

cnt2：=cnt2+1;