本文是圍繞著中頻數(shù)字收發(fā)信機(jī)的設(shè)計(jì)這一主題展開(kāi)的。首先是關(guān)于2Mbps碼率PCM／FM遙測(cè)數(shù)字接收機(jī)設(shè)計(jì)問(wèn)題，主要包括三個(gè)研究點(diǎn)：1)提出了一種高效的數(shù)字FM解調(diào)算法；2)研究了PCM／FM信號(hào)的同步技術(shù)，包括載波同步和PCM碼同步兩方面，提出了一種載波頻偏抑制的新方法：3)采用高速ADC，專(zhuān)用數(shù)字下變頻器件(DDc)和FPGA設(shè)計(jì)和實(shí)現(xiàn)了PCM／FM中頻數(shù)字化接收機(jī)，對(duì)其性能進(jìn)行了實(shí)驗(yàn)測(cè)試。針對(duì)經(jīng)典DDC方法難以實(shí)現(xiàn)寬帶信號(hào)的有效接收問(wèn)題，本文的第二個(gè)研究?jī)?nèi)容是關(guān)于四種高效的寬帶數(shù)字下變頻實(shí)現(xiàn)結(jié)構(gòu)，能夠解決其技術(shù)瓶頸。高速數(shù)傳收發(fā)信機(jī)的設(shè)計(jì)是跟蹤與數(shù)據(jù)中繼衛(wèi)星系統(tǒng)(TDRSS)的關(guān)鍵技術(shù)之一。本文的第三個(gè)研究?jī)?nèi)容關(guān)于800Mbps速率8PSK高速數(shù)傳接收機(jī)的設(shè)計(jì)難題，主要研究點(diǎn)包括：1)提出了8PSK高速數(shù)傳接收機(jī)的實(shí)現(xiàn)方案和頻域并行處理解調(diào)算法，進(jìn)行計(jì)算機(jī)仿真驗(yàn)證；2)采用超高速ADC和高性能FPGA設(shè)計(jì)和實(shí)現(xiàn)了8PSK高速數(shù)傳接收機(jī)，對(duì)樣機(jī)進(jìn)行了測(cè)試。本文的第四個(gè)研究?jī)?nèi)容關(guān)于中頻數(shù)字調(diào)制器設(shè)計(jì)和寬帶頻率合成技術(shù)，主要研究點(diǎn)包括三個(gè)方面：1)基于ICS564 DAC卡實(shí)現(xiàn)了4通道多模式中頻數(shù)字調(diào)制器；2)提出了800Mbps速率8PSK高速數(shù)傳中頻調(diào)制器的實(shí)現(xiàn)方案，采用高性能FPGA和超高速DAC設(shè)計(jì)和實(shí)現(xiàn)了樣機(jī)，給出了實(shí)驗(yàn)結(jié)果；3)采用一種改進(jìn)的DDS+PLL的頻率合成技術(shù)設(shè)計(jì)和實(shí)現(xiàn)了一種能夠同時(shí)覆蓋S、L和c波段的寬帶低相噪頻率合成器。