通過模糊自整定PID 控制器的設(shè)計，本文提出了一種基于VHDL 描述、DSP Builder 和Modelsim 混合仿真、FPGA實現(xiàn)的智能控制器設(shè)計及測試新方法。首先，通過MATLAB 仿真，得出智能控制器的結(jié)構(gòu)和參數(shù)。然后，基于VHDL 進行智能控制器的數(shù)字化實現(xiàn)及其開環(huán)測試。在此基礎(chǔ)上，通過分析一般智能控制器的測試特點，采用DSP Builder 構(gòu)建閉環(huán)測試系統(tǒng)，Modelsim 運行DSP Builder 生成文件來驗證QuartusII 中所做VHDL 設(shè)計的測試方法。實驗表明，該測試
方法能有效模擬控制器的激勵輸入信號，適用于需閉環(huán)測試檢驗控制品質(zhì)的智能控制器設(shè)計。
關(guān)鍵詞：VHDL; FPGA; 智能控制器; 閉環(huán)測試; DSP Builder
隨著市場需求的增長，超大規(guī)模集成電路的集成度和工藝水平不斷提高，在一個芯片上完成系統(tǒng)級的設(shè)計已成為可能。FPGA 固有的并行運算處理能力，使得它能夠提供各種數(shù)字化所需要的大量復(fù)雜運算,適合于設(shè)計一些對處理速度和實時性要求較高的智能控制器。近幾年，基于VHDL 描述，F(xiàn)PGA 實現(xiàn)的控制器設(shè)計研究比較活躍，如Torralba 等人完成了4 輸入、12 個隸屬度、64 條規(guī)則的模糊邏輯控制器的FPGA 實現(xiàn)[1]，Cirstea 等人基于FPGA 設(shè)計模糊控制器，成功的用于變速器的控制[2]。另外，由于FPGA 設(shè)計的靈活性和通用性，使得基于FPGA 的控制器開發(fā)效率高，成本低，上市時間短。
由于FPGA 在智能控制器方面的大量使用，設(shè)計后的測試便成了設(shè)計者在開發(fā)過程中必須重點考慮的問題，同時，一種好的測試方法不僅能及早發(fā)現(xiàn)設(shè)計中存在的問題，而且能提高設(shè)計的可靠性。目前基于VHDL 描述的智能控制器測試一般是通過開環(huán)時序仿真來驗證其邏輯設(shè)計的正確性，而對于一些輸入激勵信號不固定或比較多的智能控制器來說，開環(huán)時序仿真并不能確切模擬控制器的激勵輸入信號。
由此，本文在開環(huán)時序仿真的基礎(chǔ)上提出一種基于QuartusII、DSP Builder 和Modelsim 的閉環(huán)時序仿真測試方法，并借助于某一特定智能控制器的設(shè)計對該閉環(huán)測試方法進行了較為深入的研究。