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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于嵌入式FPGA的10M_100M以太網(wǎng)自動(dòng)協(xié)商模塊設(shè)計(jì)與實(shí)現(xiàn)

      基于嵌入式FPGA的10M_100M以太網(wǎng)自動(dòng)協(xié)商模塊設(shè)計(jì)與實(shí)現(xiàn)

      2017-03-16 | pdf | 356KB | 次下載 | 1積分

      資料介紹

      基于嵌入式FPGA的10M_100M以太網(wǎng)自動(dòng)協(xié)商模塊設(shè)計(jì)與實(shí)現(xiàn)_徐東

      　　自動(dòng)協(xié)商機(jī)制是一種由 MAC 層管理，由 PHY 層實(shí)現(xiàn)的用于協(xié)調(diào) 10M 和 100M 通訊速率的技術(shù)。該技術(shù)能夠使通訊雙方選擇最優(yōu)速率和工作模式， 從而更好的利用設(shè)備性能和改善網(wǎng)絡(luò)的總體性能。國(guó)內(nèi)少有基于 FPGA 并且是全數(shù)字實(shí)現(xiàn)該功能的論述。由于 Altera 公司的 Cyclone II 系列 FPGA 直接提供了 LVDS 輸出功能，所以以全數(shù)字方式實(shí)現(xiàn)以太網(wǎng) PHY 部分成為可能。設(shè)計(jì)原則：按使用環(huán)境的需求設(shè)計(jì)，而不是大而全，原因一是芯片邏輯單元數(shù)量有限，二是產(chǎn)品設(shè)計(jì)周期限制。所以在本設(shè)計(jì)中去掉有關(guān)“下一頁(yè)”技術(shù)的相關(guān)功能，去掉對(duì) NLP 技術(shù)相關(guān)功能的支持;由于使用環(huán)境是嵌入式設(shè)備，所以低功耗是一項(xiàng)基本要求，本文采用的一些特殊設(shè)計(jì)，能夠從理論上降低設(shè)備的功耗開(kāi)銷(xiāo)，同時(shí)能保證較快的協(xié)商速度。本文涉及的 802.3 協(xié)議中的專(zhuān)有名詞翻譯如下：PCS（Physi－ cal Coding Sublayer 物理編碼子層）、FLP（fast link pulse 快速連接脈沖）、NLP（normal link pulse 標(biāo)準(zhǔn)連接脈沖）、Link Code Word 連接編碼字、選擇子 （Selector Field）、技術(shù)域 （Technology Ability Field）。

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