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Xilinx Logicore IP極軸編碼器解碼器產(chǎn)品指南資料免費(fèi)下載

2019-05-05 | pdf | 1.15 MB | 次下載 | 免費(fèi)

資料介紹

  極性編碼器/解碼器軟IP核心支持極性編碼和解碼。極性代碼是可配置的,可以逐塊使用。

  注:在本文檔中,塊是編碼器或解碼器處理的原子數(shù)據(jù)單元的通用術(shù)語。代碼字是編碼塊的特定形式,在討論用于生成代碼塊的代碼參數(shù)時使用。

  前向糾錯(FEC)碼(如極性碼)提供了一種檢測和糾正不可靠或有噪聲通信信道上數(shù)據(jù)傳輸錯誤的方法。極性編碼器/解碼器核心為這些代碼的編碼和軟判決解碼提供了一個優(yōu)化的塊。代碼可以通過axi4-lite總線指定。

  前向糾錯(FEC)碼(如極性碼)提供了一種檢測和糾正不可靠或有噪聲通信信道上數(shù)據(jù)傳輸錯誤的方法。極性編碼器/解碼器核心為這些代碼的編碼和軟判決解碼提供了一個優(yōu)化的塊。代碼可以通過axi4-lite總線指定。

  極軸編碼器/解碼器軟IP核心是極軸代碼的高度靈活的軟決策實(shí)現(xiàn),提供以下功能。

  ?能夠在逐塊或傳輸?shù)幕A(chǔ)上指定輸入和輸出的數(shù)量

  ?在axi4-lite接口上配置多達(dá)128個代碼

  ?逐塊選擇代碼

  ?碼字大小從n=128到n=2048,k從20到n/2

  ?作為編碼器,核心接受K位信息并輸出N個編碼位;作為解碼器,核心接受N個軟值對數(shù)似然比(LLR)并輸出K個硬判決位。

  ?解碼器接受8位軟值LLR輸入,假設(shè)外部飽和到對稱范圍

  ?僅支持按順序執(zhí)行塊

  ?輸入和輸出上的寬數(shù)據(jù)接口

  ?單獨(dú)的輸入和輸出流允許逐塊提供控制參數(shù)和狀態(tài)。

  此Xlinx Logicore?IP模塊根據(jù)Xlinx核心許可協(xié)議條款提供。模塊作為vivado?設(shè)計套件的一部分提供。要完全訪問模擬硬件中的所有核心功能,必須為核心購買許可證。要生成完整許可證,請訪問產(chǎn)品許可網(wǎng)頁。評估許可證和硬件超時許可證可能適用于此核心或子系統(tǒng)。有關(guān)定價和可用性的信息,請聯(lián)系您當(dāng)?shù)氐腦ilinx銷售代表。

  有關(guān)其他Xilinx Logicore IP模塊的信息,請訪問Xlinx知識產(chǎn)權(quán)頁。有關(guān)其他Xilinx?Logicore IP模塊和工具的定價和可用性的信息,請聯(lián)系您當(dāng)?shù)氐腦ilinx?銷售代表。

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