本文檔的主要內容詳細介紹的是Robei EDA芯片設計的教程免費下載

　　Robei 是一款可視化的跨平臺 EDA 設計工具，具有超級簡化的設計流程，最新可視化的分層設計理念，透明開放的模型庫以及非常友好的用戶界面。Robei 軟件將芯片設計高度抽象化，并精簡到三個基本元素，掌握這三個基本元素，就能很快地掌握 Robei 的使用技巧。該軟件將先進的圖形化與代碼設計相融合，讓框圖與代碼設計優(yōu)勢互補，弱勢相互抵消。 Robei 軟件是目前世界上最小的芯片設計仿真工具，也是唯一一個能在移動平臺上設計仿真的 EDA 工具。它不依賴于任何芯片，在仿真后自動生成 Verilog 代碼，可以與其它 EDA 工具無縫銜接。Robei 以易用（Easy to use）和易重用（Easy to reuse）為基礎，是一款為芯片設計工程師量身定做的專用工具

　　通過今天的學習，讀者可以了解集成電路設計工具的歷史背景情況，同時熟悉國內外的產業(yè)差距。今天的學習將為后面的操作打下基礎，讀者需要盡可能的熟悉軟件和 Verilog 語法，了解 Robei 軟件的結構和操作方式，并知道如何注冊和尋找 Robei 資源。今天學習完成后，熟悉 Verilog 語言的讀者可以加深記憶，剛剛開始學習 FPGA 設計的讀者也可以輕松地掌握 Verilog 語言的結構和語法。

　　提供 EDA 設計工具的廠家有 Cadence，Synopsys，Mentor Graphics，Xilinx，Altera 等公司，這些公司都是歐美的公司，中國的 EDA 設計工具卻少的可憐。中國 90%的芯片來自進口，已經引起了政府的重視和對集成電路產業(yè)的大力扶持，但是中國 99%的芯片設計工具來自進口和盜版，目前政府對于集成電路設計工具支持卻是鳳毛麟角。集成電路產業(yè)的發(fā)展依托于集成電路設計工具的發(fā)展，設計工具是和集成電路產業(yè)的發(fā)展同步的，就像兩條腿走路，缺了哪條腿都是畸形的發(fā)展?！肮び破涫?，必先利其器”，在中國大力發(fā)展集成電路的大環(huán)境和氛圍下，唯獨缺失的是對集成電路工具的發(fā)展。當一個國家的某個產業(yè)的快速膨脹和繁榮是依賴于其他國家的利器的時候，就等于把這個產業(yè)的咽喉拱手讓別的國家給掐住。這個產業(yè)的利潤將會慢慢通過知識產權的訴訟形式流失進入到其他工具所有國。這種畸形的發(fā)展會導致歐美等國家順利完成產業(yè)淘汰和升級，中國變成了集成電路產業(yè)鏈的最低端，只能依賴于微薄的利潤生存，并準備著時不時的被掌握設計工具的國家過來“剪羊毛”。在 EDA 設計工具上，中國有沒有可能和歐美進行抗衡和抵制？歐美國家的 EDA 設計工具也聯合本國的 IP 供應商，打造了一個知識產權產業(yè)鏈，對于一些常用的 IP 進行知識產權封鎖，要求國內的的生產和設計廠商進行購買，否則就無法完成整體設計。而且國外掌握著對軟件和 IP 更新升級的主動權，即使購買了 IP，在一定時間之后，隨著版本的升級，IP 在不同的版本中不兼容，而且 IP 升級需要繼續(xù)付費，同時新 IP 的使用方法不同，這就要求國內的產業(yè)鏈隨著軟件和 IP 的升級不斷的更改設計，甚至重新設計，導致大量的人力、物力和財力的浪費，同時又不得不出錢購買，因為產業(yè)的依附性已經形成。我們如何能打破這個局面？國內的高校在培養(yǎng)集成電路設計人才的時候，也是不求甚解，很多課時在講 IP 的使用，而不是如何設計 IP。如此以來，我們通過填鴨式教育培養(yǎng)了一批不會思考的集成電路設計工程師，這批不會思考的工程師在公司只會拿來主義， IP 的封閉導致了中國集成電路產業(yè)的惰性，建立在這種惰性之上的創(chuàng)新都是空談。但是隨著集成電路大基金的投入，集成電路制造廠的規(guī)模擴建，新生產線的上線和產能的增加，如何快速培養(yǎng)更多的集成電路人才來設計和流片，用來喂飽這些新增的產能和高端工藝線？仔細分析一下集成電路設計的歷史，從最早的邏輯門搭建到原理圖設計（軟件化的集成電路芯片模組），再到編寫 Verilog 或者 VHDL 的代碼（充分靈活的設計方式），每一步都是為了讓設計更方便，更簡單，更抽象。未來的 EDA 工具會怎么樣？現在的 EDA 工具設計相當靈活，全部由代碼實現功能并仿真。在設計中牽扯到大量的模塊重用，進行例化，這個過程需要使用者清楚要進行例化的每個引腳和位寬，用戶就需要在聲明和設計中來回切換，不時查證引腳信號的定義，浪費了大量的時間。如何才能更方便更快速的進行例化？在大型的設計中，需要反復的對一些細節(jié)或者模塊進行修改，一旦用的多得模塊被修改，用戶中其他的設計就要更新，將所有用到被修改了的模塊的地方進行更新牽扯到大量的時間，甚至是重新設計。如果能有一鍵更新，分層調整，將可以大大節(jié)約工作量。如何在軟件中進行快速的自上而下和自下而上的協同設計并能實現一鍵更新？集成電路的學習是一個痛苦而抽象的過程，它不像 C語言軟件一樣，可以快速編譯，所見即所得。EDA 設計中語句是并行執(zhí)行的，C 語言中是串行執(zhí)行的，如何能減小軟件和硬件設計的鴻溝，讓有 C 語言基礎的人快速轉變成硬件設計工程師？大多數 EDA 軟件都是龐然巨物，要想入門 EDA，首先必須把龐然巨物下載完成然后安裝并熟悉使用，一旦運行巨物，就要吞噬電腦的大量內存和計算性能，有沒有辦法用最小的工具完成初學者的學習任務，而讓電腦運行流暢不妨礙我打游戲呢？因為缺乏競爭對手，國外的 EDA 公司在國內的售價高的離譜，幾十萬上百萬一套軟件已經是司空見慣。上規(guī)模的集成電路公司為了避免被起訴不得不花費天價來購買軟件，而這些費用都是幾年或者十幾年從微薄的利潤中積累出來的。小微集成電路企業(yè)無力支付天價的軟件費用，只能采用盜版，這也為以后成長為大公司埋下了法律隱患。如何讓中國的 EDA 設計工程師用得起正版 EDA 軟件？如何讓他們不再因為使用盜版而天天提心吊膽？若貝公司推出的 Robei 可視化芯片設計工具是在各種現有的 EDA 工具的最上層加了一層，進行可視化的所見即所得的設計，同時向下跨越到設計仿真和波形查看，基本涵蓋了設計前端的所有功能，實現 RTL 級別的設計仿真，減少了中國大部分工程師和學生對于國外 EDA 設計工具的依賴和減少國外 EDA 設計工具的進口使用量。以前，國外的 EDA 設計工具需要人手一個，這樣的成本不是個人和中小公司能夠負擔的起的，現在，由于 Robei 的出現，我們只需要購買少量的后端設計工具，大大減小了開支。同時 Robei 支持的結構化和可視化設計，方便了模塊重用，節(jié)省了設計公司和工程師的時間，提升了設計效率和提升了設計質量。目前的集成電路工具更多是面向設計工藝的，極少從設計者和學習者的使用方便觸發(fā)，而且軟件動輒上 G 或者幾十 G，對電腦性能要求也極高。Robei 軟件是一個以輕量決勝的軟件，只有不到 10M，可以減少學生學習的時間，提升學習的興趣和效率，可以為集成電路行業(yè)培養(yǎng)更多的人才。 Robei 打造了一個完全透明的 IP 平臺，在這個平臺上，我們將容納更多會思考、會設計的工程師來打造更多更好的設計，所有的設計完全透明，用戶在使用的時候可以隨意更改和裁剪，也可以學習 IP 設計的相關思路。這個平臺打造的是學習與貢獻一體，鼓勵貢獻優(yōu)質 IP，定期公布設計項目，讓更多有思想的工程師參與項目，打造 IP 共享社區(qū)，獎勵優(yōu)秀設計者。本來我們集成電路設計就落后很多，如果再采用知識自我封閉的理念，將會導致更加落后。Robei 崇尚的是一種學完就分享的模式，讓更多的設計者受益，讓更大的設計變得方便可控。這個平臺是對知識產權壟斷的抗爭，是興起集成電路設計產業(yè)的的中堅力量。