通過(guò)之前的學(xué)習(xí)，CPU可以讀寫(xiě)DDR3了，PL端的Master IP也可以讀寫(xiě)DDR3了，那二者就可以以DDR3為紐帶，實(shí)現(xiàn)大批量數(shù)據(jù)交互傳輸。

　　這樣的話(huà)，整個(gè)系統(tǒng)將會(huì)有兩個(gè)master，即CPU和PL端的Master IP核，共同訪問(wèn)操作一個(gè)Slave端即DDR3 Controllor。

　　本次實(shí)驗(yàn)就是構(gòu)建一個(gè)這樣的驗(yàn)證系統(tǒng)。當(dāng)然了在真正的工程系統(tǒng)中，還需要設(shè)計(jì)良好的讀寫(xiě)同步，防止競(jìng)爭(zhēng)沖突，這就屬于系統(tǒng)設(shè)計(jì)層面的了，本實(shí)驗(yàn)依靠按鈕觸發(fā)有用戶(hù)來(lái)進(jìn)行讀寫(xiě)同步。

　　在zynq子系統(tǒng)中，配置UART硬核，DDR3 Controllor硬核，GP AXI Master Port和GP AXI Slave Port硬核。

　　在PL端，設(shè)計(jì)一個(gè)Master IP核，用來(lái)實(shí)現(xiàn)對(duì)DDR3的讀寫(xiě)操作。

　　在PL端，設(shè)計(jì)一個(gè)Slave IP核，檢測(cè)外部的觸發(fā)按鍵，如有按鍵按下，與CPU進(jìn)行數(shù)據(jù)交互，從而觸發(fā)CPU對(duì)DDR3進(jìn)行讀寫(xiě)操作。從而實(shí)現(xiàn)同步，避免競(jìng)爭(zhēng)沖突，更好的方法是Slave IP產(chǎn)生中斷（暫時(shí)還沒(méi)研究如何實(shí)現(xiàn)），或者Zynq子系統(tǒng)使用MIO管腳直接采樣判決（開(kāi)發(fā)板沒(méi)有連接到按鍵上）

　　業(yè)務(wù)流程設(shè)計(jì)：

　　按下觸發(fā)按鍵A，PL端的Master IP核向地址0x0080_0000~0x0080_0010地址空間寫(xiě)入一組32bits的數(shù)據(jù)。

　　按下觸發(fā)按鈕1，CPU去依次讀取0x0080_0000~0x0080_0010地址空間的數(shù)據(jù)，然后通過(guò)UART格式化輸出顯示。

　　從而判斷數(shù)據(jù)流“PL端的Master IP核”--》“DDR3”--》“CPU”數(shù)據(jù)是否正確。

　　按下觸發(fā)按鈕2，PL端向0x0090_0000地址寫(xiě)入一個(gè)8bits數(shù)據(jù)。

　　按下觸發(fā)按鍵B，PL端的Master IP核從地址0x0090_0000讀取32bits數(shù)據(jù)，將低8bits驅(qū)動(dòng)到LED燈上顯示。

　　從而判斷數(shù)據(jù)流“CPU”--》“DDR3”--》“PL端的Master IP核”數(shù)據(jù)是否正確。