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仿真，也叫模擬，是通過使用EDA仿真工具，通過輸入測(cè)試信號(hào)，比對(duì)輸出信號(hào)（波形、文本或者VCD文件）和期望值，來確認(rèn)是否得到與期望所一致的正確的設(shè)計(jì)結(jié)果，驗(yàn)證設(shè)計(jì)的正確性。
驗(yàn)證是一個(gè)證明設(shè)計(jì)思路如何實(shí)現(xiàn)，保證設(shè)計(jì)在功能上正確的一個(gè)過程。
驗(yàn)證在 Verilog HDL設(shè)計(jì)的整個(gè)流程中分為4個(gè)階段
階段1：功能驗(yàn)證
階段2：綜合后驗(yàn)證;
階段3：時(shí)序驗(yàn)證;
階段4：板級(jí)驗(yàn)證
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