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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>AES算法中S—box和列混合單元的優(yōu)化及FPGA實(shí)現(xiàn)的論文說明

      AES算法中S—box和列混合單元的優(yōu)化及FPGA實(shí)現(xiàn)的論文說明

      2021-01-25 | rar | 0.38 MB | 次下載 | 免費(fèi)

      資料介紹

      　　由于AES算法的硬件實(shí)現(xiàn)較為復(fù)雜，在此提出一種優(yōu)化算法中S—box和列混合單元的方法。其中S—box通過組合和有限域映射的方法進(jìn)行優(yōu)化，列混合單元使用算式重組的方法進(jìn)行優(yōu)化。這些優(yōu)化設(shè)計(jì)通過組合邏輯實(shí)現(xiàn)，經(jīng)過仿真并在Xilinx Spartan 3系列FPGA上進(jìn)行綜合驗(yàn)證，可以將結(jié)構(gòu)簡(jiǎn)化，使AES電路面積得到優(yōu)化，明顯節(jié)約硬件資源。

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