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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>如何使用FPGA實(shí)現(xiàn)節(jié)能型可升級(jí)異步FIFO

      如何使用FPGA實(shí)現(xiàn)節(jié)能型可升級(jí)異步FIFO

      2021-02-02 | rar | 0.36 MB | 次下載 | 免費(fèi)

      資料介紹

      　　提出了一種節(jié)能并可升級(jí)的異步FIFO的FPGA實(shí)現(xiàn)。此系統(tǒng)結(jié)構(gòu)利用FPGA內(nèi)自身的資源控制時(shí)鐘的暫停與恢復(fù)，實(shí)現(xiàn)了高能效、高工作頻率的數(shù)據(jù)傳輸。該系統(tǒng)在Xilinx的VC4VSX55芯片中實(shí)現(xiàn)，實(shí)際可工作于高達(dá)100／153．6 MHz的讀，寫(xiě)時(shí)鐘域。本文所提出的結(jié)構(gòu)不依賴(lài)于現(xiàn)有的IP核，基于此結(jié)構(gòu)易建立可升級(jí)的IP核。

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