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很多進(jìn)入FPGA世界不久得朋友，第一個(gè)要學(xué)習(xí)當(dāng)然是HDL語言，在網(wǎng)上流行的有Verilog和VDL這兩個(gè)HDL語言。如果讀者是 VDL HDL語言的愛好者，那么讀者以立即把這本筆記關(guān)了。在筆者的眼中VDL太石板了，好像帶著三角眼睛的中年女老師，對(duì)男學(xué)生都要求和尚頭：對(duì)女生的裙字一定要長(zhǎng)裙，這就是VDL給筆者的印象筆者不是說它不好，只是筆者嫌它麻煩而已。反之 Verilog卻像是一個(gè)活潑而且愛搗蛋的小男孩，我們知道小男孩的思想很簡(jiǎn)單卻很俏皮，我們要很難捉拿它。
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