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      電子發(fā)燒友網(wǎng)>電子資料下載>模擬數(shù)字>如何使用Verilog-HDL做CPLD設(shè)計(jì)的時(shí)序邏輯電路的實(shí)現(xiàn)

      如何使用Verilog-HDL做CPLD設(shè)計(jì)的時(shí)序邏輯電路的實(shí)現(xiàn)

      2018-12-12 | rar | 0.31 MB | 次下載 | 免費(fèi)

      資料介紹

      本文檔的主要內(nèi)容詳細(xì)介紹的是如何使用Verilog-HDL做CPLD設(shè)計(jì)的時(shí)序邏輯電路的實(shí)現(xiàn)。

      　　閃爍燈的實(shí)現(xiàn)

      　　在目標(biāo)板上，設(shè)計(jì)有一個(gè)10MHz 的時(shí)鐘源。假如直接把它輸出到發(fā)光二級(jí)管LED，由于人眼的延遲性，我們將無法看到LED 閃爍，認(rèn)為它一直亮著。如果我們期望看到閃爍燈，就需要將時(shí)鐘源的頻率降低后再輸出。因此，可以采用如圖1 所示的邏輯功能框圖。

      　　其中，CLK 表示10MHz 的時(shí)鐘源，作為輸入；LED0 — LED7 表示發(fā)光二極管，作為輸出；6、44、43、38、37、36、35、40和42是上述變量對(duì)應(yīng)芯片XC9536的引腳。虛線框中的部分是CPLD 設(shè)計(jì)，用于實(shí)現(xiàn)閃爍燈的功能。

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