關(guān)于Verilog HDL綜合的討論早在1988年就已經(jīng)展開(kāi)。但時(shí)至今日，此領(lǐng)域的優(yōu)秀教材尚未囊括其基本概念。這本關(guān)于Verilog HDL綜合實(shí)用教程全面地介紹了這一新技術(shù)。它通過(guò)提供便于理解的、與綜合技術(shù)相關(guān)的Verilog語(yǔ)義，揭開(kāi)了HDL綜合的神秘面紗。本書(shū)作者Bhasker是綜合領(lǐng)城的專(zhuān)家，在此領(lǐng)域已研究了14 年多。身為IEEE工作組主席，他利用自己的專(zhuān)長(zhǎng)領(lǐng)導(dǎo)了Verilog RTL綜合標(biāo)準(zhǔn)（PAR 1364.1）0的開(kāi)發(fā)，此項(xiàng)工作是以1998年4月公布的OV10RTL綜合子集為基礎(chǔ)開(kāi)展的，面Bhasker正是OVI的RTL綜合標(biāo)準(zhǔn)的締造者之一。

　　Bhasker的這本著作為學(xué)生和剛剛從事邏輯設(shè)計(jì)的人提供了系統(tǒng)掌握VerilogHDL綜合的捷徑。此書(shū)文字淺顯易懂，列舉了大量可綜合的Verilog HDL模型示例。讀者可以系統(tǒng)地了解Verilog HDL的語(yǔ)言結(jié)構(gòu)，它們?cè)诰C合時(shí)的含義、綜合設(shè)計(jì)技術(shù)如何把這些結(jié)構(gòu)轉(zhuǎn)換成邏輯門(mén)電路，以及它們對(duì)設(shè)計(jì)驗(yàn)證的影響。此書(shū)給出了大量VerilogHDL模型示例及其等價(jià)的邏輯門(mén)電路。這些示例雖然簡(jiǎn)單，但展示了不同的邏輯建模方式，如組合邏輯。時(shí)序邏輯。基于寄存器和鎖存器的設(shè)計(jì)、有限狀態(tài)機(jī)、算術(shù)單元等。

　　本書(shū)不僅為初學(xué)者提供了HDL綜合方面的知識(shí)，還討論了-些高級(jí)論題，諸如如何從綜合模型得出優(yōu)化的邏輯等。其中，資源共享和分配是模型優(yōu)化的論題之一。另一個(gè)獨(dú)特的論題是對(duì)設(shè)計(jì)的驗(yàn)證。本書(shū)闡述了編寫(xiě)綜合模型以確保得到可預(yù)測(cè)和可驗(yàn)證的結(jié)果的基本原則。盡管有一章立足于仿真，但是所討論的那些概念同樣可用于形式化驗(yàn)證。

　　本書(shū)是第一本對(duì)Verilog HDL綜合進(jìn)行全面論述的著作。作者Bhasker在LucentTechnologies（朗訊科技）講授Verilog HDL語(yǔ)言和Verilog HDL綜合長(zhǎng)達(dá)三年多。這本書(shū)是他14年來(lái)在Verilog HDL綜合方面的研究成果的總結(jié)。盡管本書(shū)定位于初學(xué)者，但是專(zhuān)業(yè)人員也可從基本原則及綜合建模的高級(jí)論題中獲益。不容置疑，知識(shí)產(chǎn)權(quán)（IP）開(kāi)發(fā)人員應(yīng)遵循本書(shū)所推薦的建模方式。

　　本書(shū)是Verilog HDL寄存器傳輸級(jí)綜合方面的實(shí)用指南，提供了大量可綜合的Verilog HDL示例，詳細(xì)介紹了Verilog HDL綜合所支持的各種語(yǔ)法結(jié)構(gòu)，并且用示例說(shuō)明了如何把這些可綜合的結(jié)構(gòu)搭配起來(lái)對(duì)各種硬件元件進(jìn)行建模。本書(shū)還詳細(xì)講解了造成設(shè)計(jì)模型和綜合出的網(wǎng)表功能不-一致的常見(jiàn)原因，并給出了避免產(chǎn)生這些錯(cuò)誤的建議。

　　對(duì)很多人而言，綜合看起來(lái)像是一個(gè)黑箱，輸入的是Verilog HDL描述的設(shè)計(jì)，而輸出的是門(mén)級(jí)網(wǎng)表。這種黑箱方式看起來(lái)似乎存在著某些奧妙。正確理解綜合過(guò)程中出現(xiàn)的各種變換，才能充分利用綜合系統(tǒng)并充分發(fā)揮它的長(zhǎng)處。Verilog HDL終究是- -種建模語(yǔ)言，本書(shū)的目的就是要通過(guò)介紹從硬件描述語(yǔ)言模型到網(wǎng)表這一綜合過(guò)程中出現(xiàn)的各種變換來(lái)揭示黑箱中的奧秘。

　　Verilog硬件描述語(yǔ)言通常指的是作為IEEE標(biāo)準(zhǔn)《IEEE Std 1364）的VeriogHDL。它可以用來(lái)描述時(shí)序的和井發(fā)的行為，也可用來(lái)描述模型的結(jié)構(gòu)。它支持在從體系結(jié)構(gòu)級(jí)到開(kāi)關(guān)級(jí)的多個(gè)抽象層次上描述設(shè)計(jì)。該語(yǔ)言支持對(duì)設(shè)計(jì)進(jìn)行層次化建模，此外還提供了大量?jī)?nèi)建的基本元件，包括邏輯門(mén)和用戶自定義的基本元件。各種語(yǔ)言結(jié)構(gòu)都具有精確的仿真語(yǔ)義，因此可以用VerilogHDL仿真器來(lái)驗(yàn)證采用該語(yǔ)言編寫(xiě)出的模型。

　　通常，對(duì)于不同的人面言，“綜合”有不同的含義。本書(shū)中，綜合指的是對(duì)VerilogHDL描述的設(shè)計(jì)進(jìn)行綜合，該設(shè)計(jì)描述了組合邏輯和（或）時(shí)序邏輯。對(duì)于時(shí)序邏輯，清晰地描述了其受時(shí)鐘控制的行為。這排除了討論邏輯綜合（用邏輯門(mén)基本元件描述的設(shè)計(jì)）和高層次綜合（不用時(shí)鐘信息來(lái)指定設(shè)計(jì)對(duì)象的行為）。綜合過(guò)程把VerilogHDL模型轉(zhuǎn)換成門(mén)級(jí)網(wǎng)表。通常假定目標(biāo)網(wǎng)表是被模擬的邏輯與工藝無(wú)關(guān)的表示形式。目標(biāo)工藝包含諸如邏輯門(mén)之類(lèi)與工藝無(wú)關(guān)的通用功能塊，以及諸如算術(shù)邏輯單元和比較器之類(lèi)的寄存器傳輸級(jí)功能塊。對(duì)于綜合流程的后續(xù)階段，如工藝轉(zhuǎn)換（即從通用門(mén)到庫(kù)中特定部分的映射）和模塊綁定（即采用邏輯門(mén)基本元件來(lái)構(gòu)建寄存器傳輸級(jí)功能塊），本書(shū)均未涉及，

　　之所以很難編寫(xiě)一本關(guān)于綜合的書(shū)，是因?yàn)槠渚哂邪l(fā)展迅速的特性。因此，本書(shū)所提供的是大體上成立的基本信息，盡可能避開(kāi)了模棱兩可的論題（包括與特定實(shí)現(xiàn)相關(guān)的問(wèn)題）。由于Verilog HDL語(yǔ)言的豐富性，描述-種行為可能存在著不止一種方式，本書(shū)提出了一兩種可綜合的建模方式。另外，并非該語(yǔ)言中的所有結(jié)構(gòu)都是可綜合的，因?yàn)閂erilog HDI.最初是被設(shè)計(jì)成-種仿真語(yǔ)言。因此，本書(shū)將介紹主流綜合系統(tǒng)所支持的各種結(jié)構(gòu)。

　　同樣，本書(shū)還避免提及特定綜合工具廠商提供的不同特性。然而，某些特定情況下也有必要介紹某種實(shí)現(xiàn)示例。此時(shí)，所介紹的特性都在朗訊科技的貝爾實(shí)驗(yàn)室開(kāi)發(fā)的ArchSyn （14. 0版本）綜合工具中得到了實(shí)現(xiàn)。

　　注意：不是所有的綜合系統(tǒng)都支持本書(shū)中描述的VeilogHDL結(jié)構(gòu)。任何關(guān)F綜合系統(tǒng)的專(zhuān)有特性的更多細(xì)節(jié)，讀者都需要及時(shí)參考相應(yīng)廠商的文檔資料。

　　筆者是Verilog綜合互操作性工作組的主席，該工作組目前正在開(kāi)發(fā)RTL級(jí)綜合的IEEE標(biāo)準(zhǔn)。

　　本書(shū)假定讀者已經(jīng)具備了Verilog HDL語(yǔ)盲的基礎(chǔ)知識(shí)。Star Galaxy出版社的“A Verilog“ HDL Primer”是一本關(guān)于Verilog HDL語(yǔ)言人門(mén)的好書(shū)。

　　本書(shū)面向電子工程師，尤其是那些對(duì)于理解綜合的技巧感興趣的電路與系統(tǒng)設(shè)計(jì)人員。本書(shū)不打算解釋任何綜合算法。作者相信一旦理解了綜合結(jié)果會(huì)是什么，就能夠編寫(xiě)出有效的設(shè)計(jì)模型，從面對(duì)綜合出的設(shè)計(jì)對(duì)象的品質(zhì)能有所控制。這是因?yàn)榫C合出的電路結(jié)構(gòu)易受編寫(xiě)模型的方式的影響。

　　本書(shū)可以用作高校教材。在電子工程專(zhuān)業(yè)的教學(xué)大綱中，本書(shū)可以在計(jì)算機(jī)輔助設(shè)計(jì)方面的VLSI （超大規(guī)模集成電路）課程中使用。學(xué)生可使用本書(shū)編寫(xiě)多種模型，并在任何可用的綜合系統(tǒng)中對(duì)它們加以綜合，以研究綜合過(guò)程中出現(xiàn)的各種變換。在計(jì)算機(jī)科學(xué)專(zhuān)業(yè)的課程（如計(jì)算機(jī)輔助設(shè)計(jì)的算法課程）中，學(xué)生可以編寫(xiě)簡(jiǎn)單的綜合程序來(lái)識(shí)別VerilgHDL語(yǔ)法的一個(gè)子集并生成綜合的網(wǎng)表。本書(shū)中的示例可用作測(cè)試用例以供理解所生成的網(wǎng)表。

　　專(zhuān)業(yè)工程師將本書(shū)作為參考書(shū)也可以從中獲益。工程師們可以在大量模型示例及其綜合出的網(wǎng)表中直接尋找自已感興趣的部分加以研究。

　　本書(shū)的組織結(jié)構(gòu)

　　第1章介紹綜合過(guò)程的基礎(chǔ)知識(shí)，諸如什么是連線、觸發(fā)器和狀態(tài)以及如何確定對(duì)象的大小之類(lèi)的內(nèi)容。

　　第2章介紹VerilogHDL結(jié)構(gòu)向邏輯門(mén)的映射。通過(guò)組合邏輯的示例說(shuō)明如何把Verilog HDL結(jié)構(gòu)變換成基礎(chǔ)邏輯門(mén)以及它們的互連結(jié)構(gòu)。還通過(guò)異步置位和清零、同步置位和清零、多時(shí)鐘、多相位時(shí)鐘等建模示例介紹了各種模擬時(shí)序邏輯設(shè)計(jì)的方式。

　　有時(shí)也有必要使用預(yù)先設(shè)計(jì)的功能塊，因此第2章進(jìn)一步介紹了如何對(duì)結(jié)構(gòu)進(jìn)行建模，包括在行為模型中采用部分結(jié)構(gòu)建模。

　　第3章介紹如何把Verilog HDL的各種結(jié)構(gòu)搭配起來(lái)對(duì)硬件元件進(jìn)行建模。雖然第2章介紹了Verilog HDL向邏輯門(mén)的映射，但本章介紹的是另一方面，即如何用Verilog HDL來(lái)建立硬件元件的可綜合模型。本章提供了許多通用硬件元件的詳盡示例，如多路選擇器、計(jì)數(shù)器、譯碼器以及算術(shù)邏輯單元等。

　　第4章介紹可應(yīng)用f Verilog HDL模型以綜合出優(yōu)質(zhì)網(wǎng)表的各種有效技術(shù)。

　　本章介紹的各種優(yōu)化手段如果不能由綜合系統(tǒng)自動(dòng)實(shí)現(xiàn)，則需要由設(shè)計(jì)者手工加以實(shí)現(xiàn)。

　　有了VerilogHDL綜合模型，通常還有必要用輸人的設(shè)計(jì)模型來(lái)驗(yàn)證綜合出的網(wǎng);表。第5章提供了編寫(xiě)檢驗(yàn)綜合結(jié)果的測(cè)試平臺(tái)的策略。因?yàn)閂erilog HDL.不是為了綜合而專(zhuān)門(mén)設(shè)計(jì)的語(yǔ)言，設(shè)計(jì)出的模型與綜合出的網(wǎng)表可能會(huì)出現(xiàn)功能上的不一致。本章解釋了產(chǎn)生那些分歧的原因。

　　為了說(shuō)明典型的綜合系統(tǒng)所支持的Verilog HDL可綜合子集，附錄A介紹了ArchSyn綜合系統(tǒng)所支持的結(jié)構(gòu)。但是，不同綜合系統(tǒng)的可綜合子集之間是存在差別的。

　　附錄B給出了本書(shū)中綜合出的網(wǎng)表用到的各種邏輯門(mén)的說(shuō)明。

　　注意：本書(shū)展示的綜合出的網(wǎng)表不是優(yōu)化過(guò)的網(wǎng)表，因此在某些情況下這些邏輯可能不是最理想的。這是可以接受的，因?yàn)楸緯?shū)的目的是體現(xiàn)Verilog HDL到邏輯門(mén)之間的變換，而不是用來(lái)說(shuō)明各種邏輯優(yōu)化技術(shù)。本書(shū)中的有些網(wǎng)表已經(jīng)被有目的地優(yōu)化過(guò)了，因此可以把那些網(wǎng)表作為經(jīng)典記錄下來(lái)。