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      電子發(fā)燒友網(wǎng)>電子資料下載>嵌入式開(kāi)發(fā)>電子技術(shù)】【2019.07】虛擬嵌入式設(shè)計(jì)測(cè)試環(huán)境下STM32控制器的軟件仿真

      電子技術(shù)】【2019.07】虛擬嵌入式設(shè)計(jì)測(cè)試環(huán)境下STM32控制器的軟件仿真

      2021-11-03 | pdf | 149.28KB | 次下載 | 2積分

      資料介紹

      本文為荷蘭埃因霍溫工業(yè)大學(xué)（作者：Joshi, C.V.）的碩士論文，共117頁(yè)。將仿真硬件集成到嵌入式測(cè)試環(huán)境中有助于在嵌入式軟件開(kāi)發(fā)生命周期（EDLC）的初始階段對(duì)嵌入式軟件（ESW）進(jìn)行迭代和模塊化測(cè)試。仿真技術(shù)消除了對(duì)硬件的依賴(lài)性，方便了ESW測(cè)試，以便在ESW開(kāi)發(fā)的早期階段識(shí)別缺陷。硬件仿真已經(jīng)在工業(yè)中使用Verilog和像HILO這樣的硬件設(shè)計(jì)模擬器來(lái)測(cè)試硬件設(shè)計(jì)。在制造硬件芯片之前進(jìn)行的大量硬件設(shè)計(jì)測(cè)試被證明是具有成本效益的，并且可以節(jié)省硬件設(shè)計(jì)和開(kāi)發(fā)的工作量。近年來(lái)，嵌入式設(shè)備的軟件仿真.
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