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電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>基于Verilog HDL設計的多功能數(shù)字鐘

基于Verilog HDL設計的多功能數(shù)字鐘

2009-08-05 | rar | 123 | 次下載 | 10積分

資料介紹

本文利用Verilog HDL 語言自頂向下的設計方法設計多功能數(shù)字鐘,突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點,并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載FPGA 芯片后,可應用于實際的數(shù)字鐘顯示中。
關鍵詞:Verilog HDL;硬件描述語言;FPGA
Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip.
Keywords: Verilog HDL;hardware description language;FPGA
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