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Arty S7 FPGA板上的LED圖案

2512800 2023-06-15 | zip | 0.00 MB | 次下載 | 免費(fèi)

資料介紹

描述

介紹

VHDL 一直讓我很感興趣，剛從 Digilent 收到我的新 Arty S7-25 FPGA 板，我有機(jī)會嘗試一下！我想為我的第一個項(xiàng)目使用 LED 做一些事情，所以我制作了一些不同的模式，并在代碼中將它們綁定在一起，以便它們一個接一個地顯示。

作為 VHDL 的新手，代碼可能達(dá)不到標(biāo)準(zhǔn)，但我會盡力解釋，我希望你也能得到這些很酷的模式來點(diǎn)亮你的 FPGA 板！

我們將使用板上的四個標(biāo)準(zhǔn) LED（不是 RGB LED）

Arty S7 板上的標(biāo)準(zhǔn) LED 位置

代碼

代碼的總體思路是讓不同的計(jì)數(shù)器控制具有使能信號的模式的長度。這些使能信號由狀態(tài)機(jī)驅(qū)動。另一個process模塊對啟用信號進(jìn)行解碼，并確定 LED 上應(yīng)顯示的模式。

可以在此處找到 github 存儲庫。查看“src”文件夾以找到主要實(shí)體。

首先，我有一些信號聲明

-- enables for different patterns/counters
signal r_patt1_en : std_logic := '1';
signal r_patt2_en : std_logic := '0';
signal r_patt3_en : std_logic := '0';
signal r_patt4_en : std_logic := '0';

-- pattern counters
signal r_patt1_cntr      : integer range 0 to 1e6 := 0;
signal r_patt1_light_LED : integer range 0 to 4   := 0;
signal r_patt2_cntr      : integer range 0 to 2e6 := 0;
signal r_patt3_cntr      : integer range 0 to 2e6 := 0;
signal r_patt3_alt_cntr  : integer range 0 to 5   := 0;
signal r_patt4_duty      : integer range 0 to 1e5 := 0;
signal r_patt4_cntr      : integer range 0 to 1e5 := 0;
signal r_patt4_incr_duty : std_logic := '0';

上述代碼的頂部包含每個模式的啟用信號。在任何給定時間，只有一個可以處于活動狀態(tài)。這些信號有助于確定 LED 應(yīng)遵循的模式，以及啟用特定于該模式的計(jì)數(shù)器。

這些是其他一些信號

-- indicates if pattern should be changed
signal r_change_pattern : std_logic := '0';

signal r_clk_cntr : integer range 0 to 36e6 := 0;

-- FSM
type t_state is (PATT1, PATT2, PATT3, PATT4);
signal STATE : t_state;

實(shí)體需要知道何時改變模式（在這種情況下，每 3 秒一次，或何時r_clk_cntr翻轉(zhuǎn)），因此r_change_pattern被創(chuàng)建。此外，狀態(tài)機(jī)的狀態(tài)在此處聲明。

讓我們進(jìn)入其中一種模式。

模式 1 一個接一個地切換每個 LED，就像一個帶有單個 1 的移位寄存器，其余的都是零（希望這是有道理的：p）。“on” LED 保持亮起 83.333 ms（1/12 秒很容易使用 12 MHz 系統(tǒng)時鐘實(shí)現(xiàn)），然后每 83.333 ms 打開一個新 LED。我為這些計(jì)數(shù)器創(chuàng)建了兩個單獨(dú)的進(jìn)程。

-- pattern 1 counter keeps each LED on in pattern 1 for 83.333 ms
PATT1_CNTR_PROC : process(i_clk)
begin
  if rising_edge(i_clk) then
    if r_patt1_en = '0' then
      r_patt1_cntr <= 0;
    else
      if r_patt1_cntr < 1e6 then
        r_patt1_cntr <= r_patt1_cntr + 1;
      else
        r_patt1_cntr <= 0;
      end if;
    end if;
  end if;
end process;

對于 12 MHz 系統(tǒng)時鐘，1/12 秒（或 100 萬個 clk 周期計(jì)數(shù)）是使用時間的簡單度量。r_patt1_cntr在翻轉(zhuǎn)到 0 之前計(jì)數(shù)到這個數(shù)字，導(dǎo)致 1/12 秒或 83.333 毫秒。

-- pattern 1 alt counter signals when to switch LEDs every 83.333 ms
PATT1_ALT_CNTR_PROC : process(i_clk)
begin
  if rising_edge(i_clk) then
    if r_patt1_en = '0' then
      r_patt1_light_LED <= 0;
    else
      if r_patt1_cntr = 1e6 then
        if r_patt1_light_LED < 4 then
          r_patt1_light_LED <= r_patt1_light_LED + 1;
        else
          r_patt1_light_LED <= 0;
        end if;
      end if;
    end if;
  end if;
end process;

PATT1_ALT_CNTR_PROC監(jiān)視r_patt1_cntr并查找 1e6 的最大值。一旦完成，r_patt1_light_LED就會增加。這將確定哪個 LED 亮起。

在代碼的更下方，我們看到PATT_DECODE_PROC.這個過程（如下）決定了在模式啟用時應(yīng)該發(fā)生什么。

PATT_DECODE_PROC : process(i_clk)
  variable r_patt_en : std_logic_vector(3 downto 0);
begin
  if rising_edge(i_clk) then
    r_patt_en := r_patt1_en & r_patt2_en & r_patt3_en & r_patt4_en;  -- cnct into vect
  if r_patt_en = "1000" then  -- blink LEDS in circle
    case r_patt1_light_LED is
      when 0 =>
        r_LEDs <= "0001";
          when 1 =>
        r_LEDs <= "0010";
          when 2 =>
        r_LEDs <= "0100";
          when 3 =>
        r_LEDs <= "1000";
          when 4 =>
        r_LEDs <= "0000";
    end case;