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當(dāng)開發(fā)要在數(shù)字邏輯解決方案—例如現(xiàn)場可編程門陣列 (FPGA) 和專用集成電路 (ASIC) — 中實(shí)現(xiàn)的算法和 知識(shí)產(chǎn)權(quán) (IP) 塊時(shí)，高層次綜合 (HLS) 具有顯著的優(yōu)勢。FPGA 供應(yīng)商提供 HLS 工具，相比于傳統(tǒng)的硬件描 述語言 (HDL) 流程，使用這些工具可以提高靈活性和生產(chǎn)率。但是，采用 FPGA 供應(yīng)商特定的工具可能會(huì) 限制設(shè)計(jì)在其生態(tài)系統(tǒng)之外的可移植性。為了重新獲得將設(shè)計(jì)定向到其他技術(shù)的靈活性，需要將設(shè)計(jì)從 供應(yīng)商的 HLS 環(huán)境移植到支持任何 ASIC 或 FPGA 技術(shù)的 HLS 環(huán)境中。
本白皮書探討如何將 Xilinx? Vivado? HLS 環(huán)境中開發(fā)的現(xiàn)有 HLS 設(shè)計(jì)移植到 Mentor 的 Catapult? HLS 平臺(tái)中。
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