隨著FPGA器件的速度和容量日益提高，各種高速的并行和串行接口都廣泛應(yīng)用在FPGA上，其中典型的高速串行總線速率超過1Gb/s，這為設(shè)計(jì)和應(yīng)用人員提供了極大的靈活性，同時(shí)對于FPGA IO的測試和驗(yàn)證也帶來了新的挑戰(zhàn)。本文針對FPGA中各種高速串行總線的信號(hào)，提供全面的信號(hào)完整性測試和分析方法。
關(guān)鍵詞：FPGA，高速串行信號(hào), 信號(hào)完整性, 抖動(dòng)，眼圖測試，采樣示波器
1. 引言
隨著FPGA的設(shè)計(jì)速度和容量的明顯增長，當(dāng)前流行的FPGA芯片都提供高速總線，例如DDR內(nèi)存總線，PCI-X總線、SPI總線；針對超高速的數(shù)據(jù)傳輸，F(xiàn)PGA通過集成SerDes提供高速串行IO，支持各種諸如PCI-E、GBE、XAUI等高速串行總線協(xié)議，為各種不同標(biāo)準(zhǔn)的高速傳輸提供極大的靈活性。典型的高速FPGA器件提供的每一條物理鏈路的速度從200Mbps到高達(dá)10Gbps，高速IO的測試和驗(yàn)證更成為傳統(tǒng)專注于FPGA內(nèi)部邏輯設(shè)計(jì)的設(shè)計(jì)人員面臨的巨大挑戰(zhàn)。這些挑戰(zhàn)使設(shè)計(jì)人員非常容易會(huì)把絕大部分設(shè)計(jì)周期時(shí)間放在調(diào)試和檢驗(yàn)設(shè)計(jì)上。
為了加速對于FPGA中高速并行和串行總線的調(diào)試和驗(yàn)證，它需要使用新的高速信號(hào)完整性測試工具和分析方法。本文根據(jù)當(dāng)前FPGA的高速總線測試和分析，提供了最新的方法和工具。圖1是一個(gè)典型FPGA的提供的各種高速接口。對于這些速度從200M到高達(dá)10G的高速總線，信號(hào)完整性的測試和分析是保證設(shè)計(jì)成功的基礎(chǔ)和關(guān)鍵。