基于OVM的32位微處理器驗(yàn)證_吳勇昊

目前, 大多數(shù)的驗(yàn)證工程師在搭建驗(yàn)證環(huán)境時(shí)使用的語(yǔ)言 是 VHDL 或 Verilog,這兩種語(yǔ)言在數(shù)字集成電路設(shè)計(jì)方面有諸 多優(yōu)點(diǎn),然而利用它們搭建驗(yàn)證環(huán)境并不是十分理想,因?yàn)樗鼈?不能為功能驗(yàn)證提供足夠的高層次抽象能力。所以,硬件驗(yàn)證語(yǔ) 言(Hardware Verification Languages ,HVL)如 e、Vera、SystemVer－ ilog、SystemC 等出現(xiàn)了。這些語(yǔ)言都比設(shè)計(jì)語(yǔ)言如 Verilog 和 VHDL 抽象層次更高,并且提供了 OOP(Object Oriented Program－ ming,面向?qū)ο蟪绦蛟O(shè)計(jì))特性,更加適合于驗(yàn)證平臺(tái)的構(gòu)造。通 過(guò)動(dòng)態(tài)類(lèi),參數(shù)化類(lèi),繼承、多態(tài)、參數(shù)化構(gòu)造函數(shù)等,可以搭建可 重用的組件。目前來(lái)講,EDA 界給予支持的最新語(yǔ)言是 Sys－ temVerilog。在 SystemVerilog 成為 IEEE 的標(biāo)準(zhǔn)語(yǔ)言之后,它的應(yīng) 用越來(lái)越廣泛,被各大公司廣泛使用到實(shí)際項(xiàng)目中。所以本文選 擇 SystemVerilog 搭建驗(yàn)證平臺(tái)。SystemVerilog 擴(kuò)展了 Verilog 在 芯片設(shè)計(jì)和驗(yàn)證中的功能: 支持 TLM (Transaction Layer model－ ing)建模和驗(yàn)證。