基于對(duì)傳統(tǒng)Viterbi 譯碼器的分析和對(duì)改進(jìn)的Viterbi 算法理論的修正，提出了一種
新的Viterbi 譯碼器的實(shí)現(xiàn)方法。通過對(duì)路徑度量值的深入分析和對(duì)回溯信息的重新編碼，在不增加硬件實(shí)現(xiàn)復(fù)雜度的情況下減少了硬件規(guī)模，提高了譯碼速度。最后我們給出了該譯碼器的仿真波形。
關(guān)鍵詞：卷積碼；Viterbi
卷積編碼和 Viterbi 譯碼被認(rèn)為是數(shù)字通信的最佳解決方案，在3G 系統(tǒng)中被廣泛采用。
眾所周知，Viterbi 譯碼算法在序列整體似然度這個(gè)意義上，是卷積碼的最佳譯碼算法，其優(yōu)點(diǎn)在于規(guī)范的度量值計(jì)算和對(duì)存儲(chǔ)單元的操作，而與之并存的是大量的計(jì)算和存儲(chǔ)器消耗。
隨著約束長度的增加，計(jì)算量與存儲(chǔ)器大小呈指數(shù)形式上漲（正比于2N?1 ，N 為約束長度），這使得Viterbi 譯碼器的實(shí)現(xiàn)變得十分復(fù)雜，如何在不損失性能的前提下既能減少存儲(chǔ)單元又能加快譯碼速度成為改進(jìn)viterbi 譯碼器的關(guān)鍵所在。
近年來，人們針對(duì)viterbi譯碼器提出了許多改進(jìn)的算法，有用時(shí)鐘門(clock gating)
和使能端激活的方法進(jìn)行低功耗設(shè)計(jì)的Viterbi譯碼器[1],有減少狀態(tài)過渡(SST)的viterbi譯
碼器[2]，有自適應(yīng)減少狀態(tài)序列檢測(cè)的Viterbi譯碼器[3]等。
其中，文獻(xiàn)[4]對(duì)一種可節(jié)省存儲(chǔ)單元的viterbi 譯碼算法進(jìn)行了理論描述，本文結(jié)合在
芯片設(shè)計(jì)中的實(shí)際情況，修正了其中不可實(shí)現(xiàn)的部分，提出了一種新的viterbi 譯碼器的實(shí)現(xiàn)方法，通過對(duì)度量值特點(diǎn)的深入分析和對(duì)回溯信息的重新編碼，在不增加硬件實(shí)現(xiàn)復(fù)雜度的情況下減小了硬件規(guī)模，提高了譯碼的速度。
本文結(jié)構(gòu)如下：第2 部分為傳統(tǒng)的viterbi 譯碼器及資源分析，第3 部分為改進(jìn)的viterbi
譯碼器設(shè)計(jì)及性能比較，第4 部分為硬件實(shí)現(xiàn)中部分細(xì)節(jié)的一般描述，第5 部分為結(jié)論。