在過去兩年里，用于消除IC、電路板和系統(tǒng)之間數(shù)據(jù)傳輸瓶頸的接口標準層出不窮，本文將就通信應(yīng)用標準部件的某些最流行的標準進行分析，并研究眾多新標準出現(xiàn)的原因，此外還探討設(shè)計者如何解決互用性的難題。

與串并行轉(zhuǎn)換器相連的光電器件

在高速光纖通信系統(tǒng)中，傳輸?shù)臄?shù)據(jù)流需要進行格式轉(zhuǎn)換，即在光纖傳輸時的串行格式及在電子處理時的并行格式之間轉(zhuǎn)換。串行器-解串器（一般被稱作串并行轉(zhuǎn)換器）就是用來實現(xiàn)這種轉(zhuǎn)換的。串并行轉(zhuǎn)換器與光電傳感器間的接口通常為高速串行數(shù)據(jù)流，利用一種編碼方案實現(xiàn)不同信令，這樣可從數(shù)據(jù)恢復(fù)嵌入時鐘。根據(jù)所支持的通信標準，該串行流可在1.25Gb/s（千兆以太網(wǎng)）、2.488Gb/s（OC-48/STM-16）、9.953Gb/s（OC-192/STM-64）或10.3Gb/s（10千兆以太網(wǎng)）條件下傳輸。

串并行轉(zhuǎn)換器至成幀器接口

在Sonet/SDH的世界中，光纖中的數(shù)據(jù)傳輸往往采用幀的形式。每幀包括附加信息（用于同步、誤差監(jiān)視、保護切換等）和有效載荷數(shù)據(jù)。傳輸設(shè)備必須在輸出數(shù)據(jù)中加入幀的附加信息，接收設(shè)備則必須從幀中提取有效載荷數(shù)據(jù)，并用幀的附加信息進行系統(tǒng)管理。這些操作都會在成幀器中完成。

由于成幀器需要實現(xiàn)某些復(fù)雜的數(shù)字邏輯，因而決定了串并行轉(zhuǎn)換器與成幀器間所用的接口技術(shù)，采用標準CMOS工藝制造的高集成度IC。目前的CMOS工藝不能支持10Gb/s串行數(shù)據(jù)流，因此串并行轉(zhuǎn)換器與成幀器間需要并行接口。目前最流行的選擇是由光網(wǎng)絡(luò)互聯(lián)論壇（OpticalInternetworkingForum）開發(fā)的SFI-4，該接口使用兩個速度達622Mb/s的16位并行數(shù)據(jù)流（每個方向一個）。SFI-4與目前很多新型接口一樣，使用源同步時鐘，即時鐘信號與數(shù)據(jù)信號共同由傳輸器件傳輸。源同步時鐘可顯著降低時鐘信號與數(shù)據(jù)信號間的偏移，但它不能完全消除不匹配PCB線路長度引起的偏移效應(yīng)。16個數(shù)據(jù)信號和時鐘信號均使用IEEE-1593.6標準LVDS信令。該接口僅需在串并行轉(zhuǎn)換器與成幀器間來回傳輸數(shù)據(jù)，距離較短，因此無須具備復(fù)雜的流控制或誤差檢測功能。

以太網(wǎng)中也存在類似接口。在10千兆以太網(wǎng)PHY的物理編碼子層（PCS）與物理介質(zhì)連接（PMA）層之間，IEEE-802.3ae規(guī)范提供了一種被稱作XSBI的接口。這種10千兆16位接口在每個方向都具有16位并行數(shù)據(jù)流及源同步時鐘。數(shù)據(jù)和時鐘均使用IEEE-1593.6標準LVDS信令。數(shù)據(jù)通道使用64b/66b編碼方案，其時鐘頻率為644MHz。

該10千兆以太網(wǎng)規(guī)范使用串行接口連接MAC（介質(zhì)訪問控制）層和PHY（物理）層。這個被稱作XAUI的接口，也被稱為10千兆連接單元接口，這是一種使用四通道的串行接口，每個通道傳輸2.5Gb/s有效載荷數(shù)據(jù)，8b/10b編碼使每個通道的比特率高達3.125Gb/s。該接口一般用于連接MAC和包含PHY及光器件的獨立模塊。根據(jù)幾家制造商的多源協(xié)議開發(fā)的Xenpak光模塊使用XAUI接口。后文還將提到XAUI也用于系統(tǒng)背板。

成幀器與網(wǎng)絡(luò)處理器及其他元件間的接口

成幀器與網(wǎng)絡(luò)處理器間傳輸?shù)臄?shù)據(jù)可代表很多不同的數(shù)據(jù)流。Sonet/SDH幀中包含的附加數(shù)據(jù)表明數(shù)據(jù)有效載荷中每個數(shù)據(jù)流的位置，該信息需要在成幀器與網(wǎng)絡(luò)處理器及相關(guān)器件間傳輸，如分類引擎和流量管理器。此外，網(wǎng)絡(luò)處理器和相關(guān)器件還實現(xiàn)各種復(fù)雜的任務(wù)，如數(shù)據(jù)包傳向交換芯片的時序安排，管理數(shù)據(jù)包內(nèi)容以確保沒有非法數(shù)據(jù)進入網(wǎng)絡(luò)，以及測量帶寬以便特定應(yīng)用或用戶享有優(yōu)先權(quán)。由于這些任務(wù)很復(fù)雜，因此需要在成幀器與網(wǎng)絡(luò)處理器間實施流控制方案。

成幀器、網(wǎng)絡(luò)處理器與相關(guān)器件間通常使用的接口包括Utopia接口、POS-PHY接口、SPI接口和Flexbus接口。每個接口的后綴為levelX，其級別表明標稱數(shù)據(jù)速率。Level2即指每個方向的數(shù)據(jù)速率為622Mb/s，Level3為2.488Gb/s，level4為9.953Gb/s，Level5為39.8Gb/s。因此POS-PHYLevel4的標稱帶寬為9.953Gb/s。Utopia接口是為包含固定長度ATM單元的數(shù)據(jù)流而設(shè)計的。

POS-PHY接口（Sonet物理層上的包）由PMC-Sierra和Saturn開發(fā)，很多特性與Utopia接口相同，有一項改進功能值得注意，即POS-PHY能滿足不同長度數(shù)據(jù)包的需要，而Utopia只適用于固定單元長度。這表明POS-PHY接口是為無須ATM層，即可在Sonet/SDH傳輸層上直接傳輸長度變化的IP包的應(yīng)用而設(shè)計的，因此被稱作Sonet上的數(shù)據(jù)包。

Flexbus接口由AMCC開發(fā)，可處理Sonet傳輸層上的變長度IP包。AMCC的FlexbusLevel4已獲光網(wǎng)絡(luò)互聯(lián)論壇采納，作為SPILevel4Phase1（一般縮寫為SPI-4.1），并已經(jīng)作為業(yè)界標準規(guī)范發(fā)布。該規(guī)范在每個方向上提供64位并行點至點數(shù)據(jù)通道，它使用HSTLclass1I/O，源同步時鐘頻率為200MHz，還提供四分之一速率接口和16位并行數(shù)據(jù)通道。

POS-PHYLevel4也已經(jīng)被光網(wǎng)絡(luò)互聯(lián)論壇采納，命名為SPILevel4Phase2（通?？s寫為SPI-4.2）。該接口具有采用IEEE-1593.6標準LVDS的16位并行數(shù)據(jù)通道，源同步雙數(shù)據(jù)速率時鐘頻率最小為311MHz。SPI-4.2的許多應(yīng)用則使用頻率更高的時鐘，因為該接口除了傳輸數(shù)據(jù)有效載荷外，還傳送包標簽和路由信息。因此，設(shè)計者常常采用SPI-4.2，每個信號對的數(shù)據(jù)速率高達840Mb/s，每個方向的累計帶寬可達13.4Gb/s。

盡管SPI-4.2是為Sonet上數(shù)據(jù)包而開發(fā)，它已被通信業(yè)的其他應(yīng)用所采納。作為能支持多數(shù)據(jù)流而且每個數(shù)據(jù)流中都具有流控制的靈活接口，它可用作10千兆以太網(wǎng)的有效接口，還可用于存儲區(qū)域網(wǎng)絡(luò)（SAN）。目前市場上有各種采用SPI-4.2接口的新產(chǎn)品，還有一些產(chǎn)品正在開發(fā)之中，除了Sonet/SDH成幀器和網(wǎng)絡(luò)處理器，還包括TCP卸載引擎（TOE）和10千兆以太網(wǎng)MAC。

網(wǎng)絡(luò)處理器與交換架構(gòu)間的接口

網(wǎng)絡(luò)處理器與相關(guān)器件及交換架構(gòu)間的接口有兩種類型：一類為不需要在背板傳輸數(shù)據(jù)的接口，另一類為需要在背板傳輸數(shù)據(jù)的接口。