3 Modbus協(xié)議棧模塊的設(shè)計(jì)與實(shí)現(xiàn)

　　采用自頂向下的設(shè)計(jì)方法，根據(jù)功能需求設(shè)計(jì)Modbus協(xié)議棧頂層原理框圖如圖3。使用VHDL硬件描述語言編程實(shí)現(xiàn)各組成子模塊，功能如下述。

　　圖 3 Modbus 協(xié)議棧頂層框圖

　?。?）時(shí)鐘生成模塊：通過分頻和相移產(chǎn)生位時(shí)鐘clk和1/16位時(shí)鐘bclk，作為控制其他模塊的運(yùn)行節(jié)拍，保證系統(tǒng)運(yùn)行同步。

　　（2）串口接收模塊：以bclk作為控制時(shí)鐘，對(duì)接收的位數(shù)據(jù)作中點(diǎn)采樣，進(jìn)行串并裝換得到字節(jié)數(shù)據(jù)。

　　（3）串口發(fā)送模塊：以bclk作為控制時(shí)鐘，發(fā)送使能信號(hào)有效時(shí)，輸入端的字節(jié)數(shù)據(jù)進(jìn)行并串裝換，通過串口發(fā)出。

　　（4）接收控制模塊：判斷幀的起始、結(jié)束、是否接收錯(cuò)誤；提供地址數(shù)據(jù)，接收的字節(jié)數(shù)據(jù)被存儲(chǔ)至RAM1中相應(yīng)存儲(chǔ)單元。

　?。?）CRC校驗(yàn)/生成模塊：使用基于字節(jié)的CRC_16校驗(yàn)碼運(yùn)算方法。接收端的校驗(yàn)過程與數(shù)據(jù)接收同步進(jìn)行，接收控制模塊每收到一個(gè)字節(jié)數(shù)據(jù)，CRC校驗(yàn)?zāi)K對(duì)其作一次CRC碼計(jì)算；CRC生成模塊運(yùn)行機(jī)制類同。同步運(yùn)算可有效減少一次對(duì)幀數(shù)據(jù)的遍歷。

　?。?） 解析主控模塊：作為系統(tǒng)的核心，負(fù)責(zé)解析收到的命令幀，根據(jù)解析信息進(jìn)行數(shù)據(jù)讀寫操作，組成應(yīng)答幀，控制串口發(fā)送模塊發(fā)送應(yīng)答數(shù)據(jù)等多項(xiàng)任務(wù)。收到一個(gè)校驗(yàn)無誤的命令幀后，控制讀取接收緩存區(qū)RAM1中數(shù)據(jù)，比照Modbus幀格式解析命令幀含義，通過對(duì)外數(shù)據(jù)、地址等接口完成對(duì)雙口RAM的讀寫操作；解析及操作完畢后，控制應(yīng)答幀組幀過程，將應(yīng)答數(shù)據(jù)依次寫入RAM2發(fā)送緩存區(qū)，全部寫入后，將CRC生成模塊中CRC_16校驗(yàn)值按低位在前高位在后順序，依次存放到發(fā)送緩存的下兩個(gè)地址位置處，此時(shí)應(yīng)答幀準(zhǔn)備完畢；控制發(fā)出應(yīng)答幀，依次讀取出發(fā)送緩存區(qū)數(shù)據(jù)（讀脈沖間的時(shí)間間隔至少大于串口發(fā)送單個(gè)字節(jié)所需時(shí)間），每取出一個(gè)數(shù)據(jù)，提供發(fā)送使能脈沖供串口發(fā)送模塊工作，脈寬等于串口發(fā)送單個(gè)字節(jié)所需時(shí)間，直至應(yīng)答幀全部發(fā)送完畢。

　　（7）接收緩存RAM1/發(fā)送緩存RAM2：存儲(chǔ)串口接收模塊收到的字節(jié)數(shù)據(jù)/存儲(chǔ)待發(fā)送的應(yīng)答幀。

　　4 性能分析

　　分析監(jiān)控通信對(duì)Soc系統(tǒng)性能的影響，設(shè)定一系列參數(shù)如下：時(shí)間基數(shù)T（min）、監(jiān)控頻率m（幀/min）、監(jiān)控命令幀平均長度n（byte/幀）、 Soc主循環(huán)平均周期k（ms）、通信波特率B（bit/s）、中斷處理指令數(shù)r（條）、查詢語句指令數(shù)s（條）、處理器主頻f（HZ）。針對(duì)常用的輪詢監(jiān)控、中斷監(jiān)控，及該文所提出的基于FPGA的DRAM監(jiān)控方法，可按照表1公式計(jì)算其監(jiān)控通信過程占用的CPU時(shí)間。

　　對(duì)于常用ARM處理器，可例舉部分參數(shù)值f=72M，r=15，s=5。設(shè)定其余參數(shù)值T=1，m=100，n=30，k=0.05，B=115200。在當(dāng)前設(shè)定下，計(jì)算得出三種監(jiān)控方法對(duì)CPU的時(shí)間占用百分比，如表1所示。對(duì)比應(yīng)用單一的中斷或輪詢方式，使用該文提出的監(jiān)控方法時(shí)，嵌入式系統(tǒng)CPU的利用率得到了明顯的提高。

　　5 結(jié)語

　　該文提出一種針對(duì)嵌入式片上系統(tǒng)的在線監(jiān)控方法。利用FPGA技術(shù)設(shè)計(jì)了輔助監(jiān)控系統(tǒng)，由該系統(tǒng)完成監(jiān)控通信過程中的接收通信命令幀、解析命令幀及組成應(yīng)答數(shù)據(jù)幀等任務(wù)，加快了對(duì)通信數(shù)據(jù)的處理速度。SoC有效減少了處理監(jiān)控所需時(shí)間，更集中于其控制功能的執(zhí)行，從而獲得更高的實(shí)時(shí)性。設(shè)計(jì)工作在Altera公司的QuartusII開發(fā)平臺(tái)上采用VHDL語言完成，使用CycoloneII系列芯片作功能驗(yàn)證，通信系統(tǒng)的Modbus接口與上位機(jī)在115200的波特率下收發(fā)正確，雙口 RAM內(nèi)數(shù)據(jù)交互穩(wěn)定，達(dá)到了預(yù)計(jì)效果。