在本文中我們將對高精度數(shù)模轉(zhuǎn)換器的選擇和使用過程中所涉及的問題進行研究。DAC 的架構對于DAC 的技術規(guī)格及其對電路板設計師的要求均有影響。為了實現(xiàn)最佳性能，需要謹慎地考慮DAC 上的電源、基準和輸出放大器所產(chǎn)生的影響。

　　過采樣或增量累加DAC

　　過采樣或ΔΣADC 采用一個低分辨率DAC (通常僅1 位)，在其前后分別布設一個噪聲整形數(shù)字調(diào)制器和一個模擬低通濾波器。最準確的商用增量累加DAC 實現(xiàn)±15ppm 的準確度，但是需要15ms 才能穩(wěn)定，并要承受相對較高的1μV/√Hz 噪聲密度。其它可購得的過采樣DAC 在80us 內(nèi)穩(wěn)定，但是INL 較差，大約為240 ppm。

　　合成DAC

　　通過結(jié)合兩個較低分辨率的單片DAC，有可能構成一個高分辨率的合成DAC。請注意，粗略DAC 的分辨率和精細DAC 的范圍需要重疊，以確保所有想要的輸出電壓都可實現(xiàn)。粗略DAC 的準確度和漂移一般將限制合成DAC 的最終準確度，因此要提高準確度，就需要對合成DAC 轉(zhuǎn)移函數(shù)的特性和軟件進行校正。也可能需要頻率校準，以校正隨溫度、時間、濕度和機械壓力產(chǎn)生的變化導致的漂移。

　　電阻串DAC

　　電阻串DAC 采用具有2N 個分接點的一系列電阻分壓器，以實現(xiàn)N 位分辨率。采用電阻串架構的單片16 位DAC 一般含有一個較低分辨率的電阻串DAC 和一個范圍較小的DAC，范圍較小的DAC 用于插入串器件之間，以實現(xiàn)16 位分辨率。這種串+內(nèi)插器方法的一個優(yōu)點是，DAC 輸出具有固有的單調(diào)性，無需微調(diào)或校準。

　　這類DAC 的基準輸入阻抗一般很高(50KΩ～300kΩ)，而且不受輸入代碼的影響，從而有可能使用一個非緩沖型基準。因為電阻串的輸出阻抗隨輸入代碼變化，所以大多數(shù)電阻串DAC 含有集成的輸出緩沖器放大器，以驅(qū)動電阻性負載。

　　盡管電阻串DAC 的DNL 本身非常好，但是INL 由串聯(lián)電阻器件的匹配決定，而且可能由于含有大量的獨立器件而難以控制。直到最近，這類DAC 的準確度一直限制在約±180ppm。最近的進步已經(jīng)使得準確度提高到了±60ppm。例如，LTC2656 在4mm x 5mm 封裝中集成了8 個DAC 通道，在16 位分辨率時具有±4LSB 的最大INL。

　　阻性梯形或R-2R 型DAC

　　阻性梯形或R-2R DAC 采用一種三端子結(jié)構，電阻器在A 端和B 端之間切換。請注意，A 端和B 端上的阻抗與代碼的相關性很高，而C 端則具有一個固定阻抗。電阻器與開關的匹配情況將會影響這種結(jié)構的單調(diào)性和準確度。此類DAC 一般經(jīng)過修整或在出廠時經(jīng)過校準，而且，具±1LSB INL 和DNL 的單調(diào)16 位阻性梯形電路DAC 上市已有很長時間了。

　　電壓輸出R-2R DAC

　　一種常見類型的R-2R DAC 將C 端用作DAC 輸出電壓，而A 端連接到基準，B 端連接到地。輸出阻抗相對于輸入代碼是恒定的，從而有可能以非緩沖方式驅(qū)動電阻負載。例如，LTC2641 16 位DAC 能以非緩沖方式驅(qū)動60kΩ負載，同時保持±1LSB 的INL 和DNL，并消耗不到200μA 的電源電流。

　　這種方法的一個缺點是，基準阻抗隨著輸入代碼大幅變化。由于R-2R 梯形電路的本質(zhì)，甚至DAC 輸出電壓中很小的變化也可能在基準電流中引起1mA 或更大的階躍變化。為此，必須由一個高性能放大器來對基準進行緩沖，并采用一種非常精細和針對性的檢測電路布局，以限制穩(wěn)定、干擾脈沖和線性度性能的最終劣化。

　　當一個輸出緩沖器放大器和一個電壓輸出R-2R DAC 一起使用時，該放大器的開環(huán)增益和大信號共模抑制必須足夠高，以保持輸出的線性度(在18 位時>110dB)。輸出緩沖器的失調(diào)和輸入偏置電流將主要以DAC 輸出偏移的形式出現(xiàn)，但是這些參數(shù)在輸入共模范圍內(nèi)的任何變化都將以附加的INL 誤差形式出現(xiàn)。

　　請注意，在正和負基準開關之間有必要保持匹配的阻抗，以保持DAC 線性度。因為CMOS 開關阻抗是電壓和溫度的函數(shù)，因此這給DAC 的準確度帶來了挑戰(zhàn)，尤其是在低電源電壓時。可采用這種架構的18 位DAC 的PSRR 被限制在約64dB。結(jié)果，隨著時間、溫度、電壓和負載狀況的變化，電源必須在約0.5% 的范圍內(nèi)保持恒定，以保持18 位性能。在工作溫度范圍內(nèi)，這類DAC 的INL 可以預期以±0.5LSB 或更大的幅度漂移。

　　迄今為止，當采用一個5V電源時，運用該架構和一個集成輸出放大器的18位DAC的性能一直被限制為±2LSB INL(在18位)。采用3V電源時，其性能將進一步限制為±3LSB INL(在18位)，且單調(diào)性下降至17位。