扇出型晶圓級封裝技術(shù)采取在芯片尺寸以外的區(qū)域做I/O接點的布線設(shè)計，提高I/O接點數(shù)量。采用RDL工藝讓芯片可以使用的布線區(qū)域增加，充分利用到芯片的有效面積，達到降低成本的目的。扇出型封裝技術(shù)完成芯片錫球連接后，不需要使用封裝載板便可直接焊接在印刷線路板上，這樣可以縮短信號傳輸距離，提高電學性能。

扇出型晶圓級封裝技術(shù)的優(yōu)勢在于能夠利用高密度布線制造工藝，形成功率損耗更低、功能性更強的芯片封裝結(jié)構(gòu)，讓系統(tǒng)級封裝（System in a Package, SiP）和3D芯片封裝更愿意采用扇出型晶圓級封裝工藝。

第一代FOWLP技術(shù)是由德國英飛凌（Infineon）開發(fā)的嵌入式晶圓級球柵陣列（Embedded Wafer Level Ball Grid Array, eWLB）技術(shù)（見圖1），隨后出現(xiàn)了臺積電（TSMC）的整合式扇出型晶圓級封裝（Integrated Fan-Out Package, InFO）技術(shù)和飛思卡爾（Freescale）的重分布芯片封裝（Redistributed Chip Package, RCP）技術(shù)等。由于其成本相對較低，功能性強大，所以逐步被市場接受，例如蘋果公司（Apple）已經(jīng)在A12處理器采用扇出型封裝進行量產(chǎn)。同時其不僅在無線領(lǐng)域發(fā)展迅速，現(xiàn)在也正滲透進汽車和醫(yī)療應(yīng)用，相信未來我們生活中的大部分設(shè)備都會采用扇出型晶圓級封裝工藝。

圖1?英飛凌eWLB工藝技術(shù)示例圖

傳統(tǒng)的封裝技術(shù)如倒裝封裝、引線鍵合等，其信號互連線的形式包括引線、通孔、錫球等復(fù)雜的互連結(jié)構(gòu)。這些復(fù)雜的互連結(jié)構(gòu)會影響芯片信號傳輸?shù)男阅?。在扇出型封裝中（見圖2），根據(jù)重布線的工序順序，主要分為先芯片（Chip first）和后芯片（Chip last）兩種工藝，根據(jù)芯片的放置方式，主要分為面朝上（Face up）和面朝下（Face down）兩種工藝，綜合上述四種工藝，封裝廠根據(jù)操作的便利性，綜合出以下三種組合工藝，分別是面朝上的先芯片處理（Chip first-face up）、面朝下的先芯片處理（Chip first-face down）和面朝下的后芯片處理（Chip last-face down）。接下來分別對這三種工藝進行闡述。

圖2?FOWLP工藝互連結(jié)構(gòu)示意圖

1、面朝上的先芯片處理。

面朝上是讓芯片的線路面朝上，采用RDL工藝的方式構(gòu)建凸塊，讓I/O接觸點連接，最后切割單元芯片。（見圖3）

圖3?面朝上的先芯片處理工藝示意圖

面朝上的先芯片處理工藝流程如下：

2、面朝下的先芯片處理。

面朝下是讓芯片的線路面朝下的工藝。面朝下與面朝上的區(qū)別主要在于芯片帶有焊盤一側(cè)的放置方向不同。（見圖4）

圖4 面朝下的先芯片處理工藝示意圖

面朝下的先芯片處理工藝流程如下：

3、面朝下的后芯片處理。

后芯片是先在臨時膠帶表面進行RDL工藝，然后通過面朝下的方式將芯片與RDL互連，在注塑機中進行塑封、植錫球后完成切割。其與先芯片的主要區(qū)別在于RDL的先后順序。

圖5?面朝下的后芯片處理工藝示意圖

面朝下的后芯片處理工藝流程如下：

綜上所述，面朝上的先芯片處理工藝由于需要利用CMP將塑封層減薄，所以此工藝成本較高，一般封裝廠較少采用。面朝下的先芯片處理工藝在移除載板并添加RDL制程時易造成翹曲，所以工藝操作時需要提前防范，但是此工藝封裝廠應(yīng)用較多，例如蘋果的A10處理器。面朝下的后芯片處理工藝先采用RDL工藝，這樣可以降低芯片封裝制程產(chǎn)生的不合格率，目前封裝廠應(yīng)用也較多。

在FOWLP工藝中，重布線層作為工藝中必不可少的一個環(huán)節(jié)，它是在晶圓表面沉積金屬層和絕緣層形成相應(yīng)的金屬布線圖案，采用高分子薄膜材料和Al/Cu金屬化布線對芯片的I/O焊盤重新布局成面陣分布形式，將其延伸到更為寬松的區(qū)域來植錫球。

在扇出型晶圓級封裝中主要有兩種RDL工藝，分別是：①感光高分子聚合物+電鍍銅+蝕刻；②PECVD+Cu-damascene+CMP。市場上第一種工藝應(yīng)用更為廣泛。接下來分別對這兩種RDL工藝進行詳細解讀。

（1）感光高分子聚合物+電鍍銅+蝕刻。首先在整個晶圓表面涂覆一層感光絕緣的PI材料，然后使用***對感光絕緣層進行曝光顯影；感光絕緣層在200℃的環(huán)境下烘烤一小時后形成大約5微米厚的絕緣層；在175℃的環(huán)境下通過PVD設(shè)備在整個晶圓表面濺射Ti作為阻擋層（Barrier Layer）和Cu作為導電的種子層（Seed Layer）；再通過涂覆光刻膠曝光顯影；接著在暴露出來的Ti/Cu層上電鍍銅，用于增加銅層厚度，確保芯片線路的導電性；剝離光刻膠并蝕刻Ti/Cu種子層，此時第一層的RDL制作完成。重復(fù)上述步驟便可形成更多層的RDL線路。此工藝在扇出型封裝工藝中應(yīng)用較為廣泛。（見圖6）

圖6?第一種RDL工藝流程示意圖

（2）PECVD+Cu-damascene+CMP。

該工藝使用SiO2或Si3N4作為絕緣層，并使用電鍍工藝在整個晶圓上沉積一層銅，然后使用CMP去除凹槽外多余的銅和種子層以制備RDL的銅導電層。

首先，使用等離子體增強型化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition, PECVD）在晶圓表面形成一層薄的SiO2（或Si3N4）層，然后在SiO2表面涂覆一層光刻膠，隨后使用***對感光絕緣層進行曝光顯影，并使用反應(yīng)式離子蝕刻法（Reactive Ion Etching, RIE）除去SiO2，接下來剝離剩余的光刻膠。再重新涂覆光刻膠后，進行曝光顯影形成圖案，然后再用RIE除去開口處一定厚度的SiO2。接著在表面濺鍍Ti/Cu種子層，并在整個晶圓上使用電鍍工藝鍍上一層銅，接下來采用CMP去除多余的電鍍銅和Ti/Cu種子層，最后得到第一層的RDL線路，此方法稱為雙重Cu-damascene法。重復(fù)以上步驟以獲得更多的RDL。（見圖7）

圖7 第二種RDL工藝流程示意圖

扇出型封裝面臨的挑戰(zhàn)

雖然FOWLP可滿足更多I/O數(shù)量、具有良好的散熱性能和低延時的需求，但該技術(shù)的大量應(yīng)用首先必須解決以下問題：

（1）焊接點的熱膨脹問題。因FOWLP的結(jié)構(gòu)與BGA相似，F(xiàn)OWLP焊接點的熱膨脹情況與BGA非常相近，F(xiàn)OWLP中錫球的關(guān)鍵位置在芯片的下方，同樣在芯片和PCB之間也會發(fā)生熱膨脹系數(shù)不匹配的問題。

（2）芯片位置的精確度。在重新建構(gòu)排布時，必須要維持芯片從抓取到放置（Pick and Place）于載具上的位置不發(fā)生偏移，甚至在鑄模作業(yè)時，也不可發(fā)生偏移。

（3）晶圓的翹曲問題。芯片放置于臨時載板的過程中，晶圓經(jīng)過切割后，芯片在載板上重新排布時產(chǎn)生的翹曲（Warpage）問題，也是一項重大挑戰(zhàn)，因為重新建構(gòu)晶圓含有塑膠、硅及金屬材料，硅與膠體的比例在X、Y、Z三方向不同，鑄模在加熱及冷卻時的熱脹冷縮會影響晶圓的翹曲行為。

（4）模具移位。模具移位是另一個工藝難題，它是指放置在載體晶圓上和包覆成型過程中模具輕微移動。然而，對于基于晶圓的技術(shù)來說，模具移位是一個挑戰(zhàn)，隨著對面板級封裝的尺寸變大，模具移位變得更加關(guān)鍵。

來源：半導體材料與工藝

審核編輯：湯梓紅