01

樹型拓?fù)?a target="_blank">信號(hào)質(zhì)量的改善

這里介紹兩種方式改善帶有ECC的奇數(shù)負(fù)載的DDR2信號(hào)質(zhì)量。一種不需要改變拓?fù)浣Y(jié)構(gòu)，另一種需要對(duì)拓?fù)浣Y(jié)構(gòu)進(jìn)行調(diào)整。

方法一：拓?fù)浣Y(jié)構(gòu)不變，直接在驅(qū)動(dòng)端加一個(gè)10pF電容到地

既然負(fù)載9放在拓?fù)渲虚g，受反射影響而邊沿不單調(diào)。究其原因和驅(qū)動(dòng)器的上升沿太快有關(guān)系。那么我們就在驅(qū)動(dòng)器端加一個(gè)15pF左右的電容到地，使輸出信號(hào)的上升沿變緩一些，有可能將回溝消除。

上圖所示為在驅(qū)動(dòng)端增加電容后的9個(gè)負(fù)載的仿真波形，可以看到負(fù)載9上的回溝明顯減小，使信號(hào)的有效位寬明顯增大。但是也需要注意：

（1）雖然增加電容消除了負(fù)載9邊沿的回溝，但是電容也帶來了一定的高頻分量的衰減，這有可能會(huì)加重碼間干擾（ISI）。

（2）這種方式有助于改善信號(hào)質(zhì)量，但是由于每個(gè)地址、命令線都增加了一個(gè)電容占用了額外的布局空間，在布局緊張的情況下無法使用。

方法二：調(diào)整負(fù)載9在拓?fù)浣Y(jié)構(gòu)中的位置

既然第一個(gè)分支點(diǎn)T0處受反射影響最大，那我們就選擇一個(gè)受反射影響小的點(diǎn)將ECC芯片掛在這個(gè)地方就可以了。我們將負(fù)載9放在負(fù)載4（或者負(fù)載5）所在的分支上，從負(fù)載4（或者負(fù)載5）的fanout過孔處再引出一段線接到負(fù)載9即可，這樣同樣布局也不需要調(diào)整，而且對(duì)布線也沒有太大的影響。更改后的拓?fù)淙缦滤荆?/p>

這種拓?fù)鋷淼暮锰幘褪撬胸?fù)載都遠(yuǎn)離了T0點(diǎn)，受其反射的影響比較小了。但是另一方面也導(dǎo)致了整個(gè)拓?fù)涞膶?duì)稱性受到破壞，波形的一致性有所降低。受到影響最大的應(yīng)該是負(fù)載4。但從仿真結(jié)果來看這個(gè)影響是比較小的。

圖7.（左）負(fù)載9的接收眼圖；（右）負(fù)載4的接收眼圖

從仿真結(jié)果來看，調(diào)整拓?fù)浜蟮呢?fù)載9的接收波形要比將ECC掛在T0點(diǎn)上有了很大的改善，同時(shí)負(fù)載4的信號(hào)質(zhì)量并沒有很大的惡化。但是負(fù)載9的邊沿還存在著一些回溝和振鈴，但對(duì)時(shí)序和噪聲余量的影響已經(jīng)降低。

這兩種方法都可以解決負(fù)載9邊沿的回溝反射問題，設(shè)計(jì)的時(shí)候可以根據(jù)實(shí)際情況靈活選擇?？傊畬?duì)于多負(fù)載的DDR接口、尤其是帶ECC的DDR接口，地址控制信號(hào)的拓?fù)浔仨毻ㄟ^精細(xì)的仿真分析來確定，否則很可能導(dǎo)致設(shè)計(jì)失敗或者ECC功能無法使用。

另外需要注意的就是驅(qū)動(dòng)器的驅(qū)動(dòng)能力到底能帶多少負(fù)載我們在設(shè)計(jì)之初必須有一個(gè)大體的估計(jì)。上面的例子中驅(qū)動(dòng)器本身輸出的上升下降時(shí)間都是260ps左右的，當(dāng)帶8（9）個(gè)負(fù)載之后邊沿明顯變緩了甚至達(dá)到2ns以上。因此，我們必須在設(shè)計(jì)開始時(shí)就充分地考慮到整個(gè)系統(tǒng)的總的容性負(fù)載有多大，包括所有的布線、過孔以及負(fù)載的容性效應(yīng)。這樣才能估算出容性負(fù)載會(huì)對(duì)上升下降時(shí)間產(chǎn)生什么樣的影響。對(duì)于一定速率的信號(hào)來說，當(dāng)信號(hào)的上升下降時(shí)間超過或者接近一個(gè)信號(hào)位寬之后就會(huì)是碼間干擾加重并極大的影響信號(hào)的噪聲和時(shí)序裕量，此時(shí)我們就需要增加驅(qū)動(dòng)器的驅(qū)動(dòng)能力或者降頻設(shè)計(jì)、或者更改設(shè)計(jì)方案減少負(fù)載數(shù)量。

還有就是對(duì)于多負(fù)載情況的樹型拓?fù)淦ヅ浞绞街豢赡苁褂迷炊似ヅ浠蛘卟惶砑尤魏纹ヅ淦骷?。因?yàn)榇骶S南匹配加在拓?fù)涞淖钅┒尾艜?huì)起到良好的匹配效果，但是由于拓?fù)渲写嬖诜浅６嗟姆种ヅ浼釉谀睦锖孟穸疾惶线m。也有的設(shè)計(jì)中將戴維南匹配加到第一個(gè)分支點(diǎn)T0處，這樣也能起到一定的效果畢竟可以抑制反射最嚴(yán)重的點(diǎn)的阻抗不連續(xù)。當(dāng)然最終還是需要通過仿真來確定。

02

T型拓?fù)浣榻B

T型拓?fù)湟彩且环N對(duì)稱性非常好的拓?fù)洌梢钥醋魇莾蓚€(gè)菊花鏈的組合，也可以看作是樹型拓?fù)涞暮喕?個(gè)負(fù)載的T型示意圖如下所示。

T型拓?fù)渚哂腥缦绿攸c(diǎn):

（1）相對(duì)于樹型拓?fù)涠云洳季€要簡單很多，TL1_1/2、TL2_1/2這幾段橫向布線理想情況下（負(fù)載fanout設(shè)計(jì)合理）可以一層完成。在DDR接口的設(shè)計(jì)中地址控制信號(hào)采用這種拓?fù)銽L1_1/2、TL2_1/2這幾段布線可以和部分?jǐn)?shù)據(jù)信號(hào)共用布線層，TL0布線也可以和數(shù)據(jù)信號(hào)共用布線層。這種拓?fù)鋵?duì)于降低信號(hào)線布線層數(shù)很有幫助。

（2）具有樹型拓?fù)鋵?duì)稱性的特點(diǎn)，負(fù)載1和4以及負(fù)載2和3分別對(duì)稱波形也具有一定的一致性給信號(hào)完整性仿真帶來方便；

（3）T型拓?fù)湎喈?dāng)于兩個(gè)菊花鏈組合在一起，靠近發(fā)送端的負(fù)載可能會(huì)存在回溝、臺(tái)階導(dǎo)致信號(hào)邊沿不單調(diào)影響時(shí)序裕量。

我們在ADS中搭建DDR2地址信號(hào)的仿真電路進(jìn)行分析。驅(qū)動(dòng)器為Virtex-4的SSTL buffer上升時(shí)間600ps、下降時(shí)間800ps。負(fù)載為美光DDR2芯片MT47H128M4CF。對(duì)拓?fù)浣Y(jié)構(gòu)中的線長做如下設(shè)置：（1）TL0=2000mil，(2) TL1_1\\TL1_2長度為500mil;(3)TL2_1~TL2_2長度為700mil；仿真速率400MHz。

負(fù)載1和4（點(diǎn)虛線）以及負(fù)載2和3（實(shí)線），從上面的仿真結(jié)果可以看出4個(gè)負(fù)載的接收波形基本上一致，這是由于DDR2本身的上升下降時(shí)間并不是很快。將驅(qū)動(dòng)器更改為上升下降時(shí)間為260ps的1.5V DDR3驅(qū)動(dòng)器后仿真結(jié)果如下所示：

仿真結(jié)果顯示負(fù)載1和4（點(diǎn)虛線）以及負(fù)載2和3（實(shí)線）的接收波形邊沿都存在著回溝。因此，這種T型的拓?fù)浣Y(jié)構(gòu)通常只是應(yīng)用于相對(duì)低速的DDR和DDR2接口，對(duì)于更高速率的DDR3接口這一回溝將會(huì)顯著影響信號(hào)的時(shí)序裕量。即便是在DDR2接口中應(yīng)用，在533MHz、667MHz情況下也需要妥善解決回溝和邊沿的問題。

當(dāng)拓?fù)渲写嬖诟嘭?fù)載的情況下我們是否還可以使用T型的拓?fù)淠?？答案是肯定的。?shí)際上我們可以采取的方式很多，下面以8顆DDR2芯片的地址控制信號(hào)為例簡單介紹幾種處理辦法：

?正反對(duì)貼布局

八片DDR2顆粒兩兩正反對(duì)貼布局，如下所示。

這種布局方式，地址控制信號(hào)布線采用T型拓?fù)?。相?duì)于四片DDR2顆粒的情況并沒有增加額外的布線分支，只相當(dāng)于拓?fù)渲械呢?fù)載電容增大了。由此導(dǎo)致的影響主要是地址控制信號(hào)的邊沿會(huì)略有變緩。但這種布局方式也有一定的缺陷，那就是DDR2對(duì)貼之后數(shù)據(jù)信號(hào)的密度增加了，給PCB布線帶來了難度。因此在產(chǎn)品設(shè)計(jì)時(shí)需要綜合考慮布線、布局密度選擇合適的拓?fù)洹．?dāng)布局面積不是瓶頸而更加關(guān)注PCB層數(shù)的時(shí)候我們就需要使用單面布局的方式。

?單面布局使用戴維南匹配

在負(fù)載較多又采用單面布局的情況下，T型拓?fù)涞淖杩共贿B續(xù)點(diǎn)就會(huì)很多，此時(shí)如果沒有任何匹配的話信號(hào)質(zhì)量無疑將不能滿足要求。使用源端匹配并不能解決分支點(diǎn)處、以及每個(gè)負(fù)載處的阻抗不連續(xù)問題，因此只能考慮使用終端端接的方式。由于拓?fù)渲写嬖谧笥覂蓚€(gè)分支，在兩個(gè)分支的末端就都需要使用戴維南匹配。

這種端接方式需要注意的是，兩組戴維南端接之間是并聯(lián)關(guān)系，會(huì)極大程度地降低信號(hào)的幅值進(jìn)而使噪聲裕量減小。因此，端接電阻的阻值需要通過詳細(xì)的SI仿真確定以保證足夠的噪聲裕量。此外，這種戴維南端接方式的缺點(diǎn)就是一個(gè)信號(hào)需要4個(gè)電阻，對(duì)于一組DDR2地址控制信號(hào)一般會(huì)有二十幾個(gè)信號(hào)需要添加的電阻太多了，同時(shí)也會(huì)占用大量的布局面積。

?單面布局驅(qū)動(dòng)器端加對(duì)地電容

當(dāng)然，除了戴維南匹配之外也可以考慮其它的方式，如前面提到的在驅(qū)動(dòng)器輸出端加一個(gè)到地的電容，以降低輸出信號(hào)的高頻分量也是解決問題的一個(gè)辦法。

03

星型拓?fù)浣榻B

上面討論的多負(fù)載拓?fù)?，無論是菊花鏈、遠(yuǎn)端簇還是樹型拓?fù)溽槍?duì)的都是單向的一驅(qū)多的情況。在通信系統(tǒng)的設(shè)計(jì)中經(jīng)常會(huì)用到需要多個(gè)處理器之間共享資源的情況，任何一個(gè)處理器都可以作為驅(qū)動(dòng)器也可以作為接收器。對(duì)于這樣的雙向信號(hào)再使用上面介紹的拓?fù)浣Y(jié)構(gòu)就可能會(huì)產(chǎn)生信號(hào)完整性問題了，此時(shí)就需要使用下圖所示的星型拓?fù)洹?/p>

星型拓?fù)涞脑O(shè)計(jì)要求就是保證多個(gè)器件到分支點(diǎn)T的延時(shí)、負(fù)載效應(yīng)都大致相等。此時(shí)任意一個(gè)器件作為發(fā)送端，其它器件接收的波形都是一致的。由于任意負(fù)載到T點(diǎn)的延時(shí)都相同，不同負(fù)載之間的影響會(huì)比較小。