美光：3D NAND繼續(xù)往多層次發(fā)展

從2016年左右開(kāi)始，因?yàn)槎S設(shè)計(jì)不能滿足其不斷增加的小型化需求，NAND Flash走向了三維。之后，為了提高內(nèi)存密度，各家公司都在認(rèn)真增加三維堆棧的數(shù)量。例如，美光比其他任何廠商都更早地開(kāi)始生產(chǎn) 32 層、64 層、96 層、128 層和 176 層。

此外，在 2022 年 5 月 13 日，就在 IMW2022 召開(kāi)之前，有消息稱美光將從 2022 年下半年開(kāi)始生產(chǎn) 232 層 3D NAND。這個(gè) 232 層的 3D NAND 是一個(gè) 116 層NAND的兩層堆棧。采用了所謂的CMOS Under Array（CUA）結(jié)構(gòu)，在存儲(chǔ)器陣列的底部形成CMOS電路。

雖然增加堆棧數(shù)量以提高 3D NAND 的存儲(chǔ)密度的方法很簡(jiǎn)單，但存在很多問(wèn)題，例如打開(kāi)高縱橫比（AR）的存儲(chǔ)孔并將其嵌入。因此，美光提出通過(guò)在平面方向，即XY方向上對(duì)存儲(chǔ)單元進(jìn)行縮放，以及依靠堆疊層數(shù)的增加來(lái)提高存儲(chǔ)密度。

下午是存儲(chǔ)單元陣列的平面圖。一個(gè)稱為柱子的小圓圈上下貫穿陣列堆棧。圍繞柱子的字線 （WL） 充當(dāng)存儲(chǔ)器件的柵極。即柱與WL的交叉點(diǎn)形成存儲(chǔ)裝置的存儲(chǔ)單元。該單元以不同的閾值電壓 （Vt） 水平存儲(chǔ)二進(jìn)制數(shù)據(jù)。

WL之間的間隙稱為狹縫，這是形成存儲(chǔ)單元陣列所必需的結(jié)構(gòu)。這是因?yàn)樵?3D NAND 中，犧牲 WL 材料的去除和金屬柵極的形成是通過(guò)狹縫進(jìn)行的。

對(duì)于具有這種結(jié)構(gòu)的存儲(chǔ)單元，有兩種 XY 縮放方法。一是減小狹縫寬度，二是密集排列柱子。這種方法稱為支柱間距縮放。

從上圖還可以看到，當(dāng)狹縫之間的柱的數(shù)量增加到4柱、9柱、14柱和24柱時(shí)的存儲(chǔ)單元的平面圖。當(dāng)狹縫之間的柱子數(shù)量超過(guò) 14 時(shí)，縮放收益開(kāi)始減少。因此，可以看出，一味地進(jìn)行柱間距縮放是不夠的。

因此我們可以得出結(jié)論，有兩種方法可以提高 3D NAND 的存儲(chǔ)密度。一種是在垂直方向上堆疊存儲(chǔ)單元。另一種是在XY方向上縮放存儲(chǔ)單元。

前者對(duì)高AR孔的加工和上下級(jí)孔的對(duì)位難度逐年增加。而后者則是緩解存儲(chǔ)器單元在垂直方向的指數(shù)堆疊的利器。

但是，如果繼續(xù)XY方向的微細(xì)化，則CMOS的小型化將繼續(xù)，例如，可以將FinFET用于晶體管，或者可以將EUV應(yīng)用于精細(xì)布線。這些不能輕易采用，因?yàn)樗鼈儠?huì)導(dǎo)致內(nèi)存成本飆升。

因此，當(dāng)在 XY 方向縮放時(shí)，有必要想辦法減少每比特的 CMOS 電路，以避免使用 FinFET 和 EUV 等昂貴的工藝。

綜上所述，垂直堆疊、XY方向縮放、CMOS電路每比特減少這三種方法對(duì)于未來(lái)3D NAND的高密度化具有重要意義。

鎧俠：液氮溫度下的3D NAND演示實(shí)驗(yàn)

數(shù)據(jù)中心發(fā)熱已成為全球性問(wèn)題。因此，出現(xiàn)了浸入式服務(wù)器。這也就是我對(duì) Kioxia 的公告感到驚訝的原因，因?yàn)樗麄兺ㄟ^(guò)將 3D NAND 浸入絕對(duì)溫度為 77K 的液氮中來(lái)展示其操作。

鎧俠在 2019 年的 IEDM 上報(bào)告稱，它通過(guò)將 3D NAND 存儲(chǔ)單元分成兩部分來(lái)運(yùn)行 5 位/單元（Penta Level Cell （PLC））。2021 年 12 月，鎧俠在 IEEE Journal on Exploratory Solid-State Computational Devices and Circuits上通過(guò)將 3D NAND 浸入液氮中成功實(shí)現(xiàn)了 6 位/單元操作，并已經(jīng)完成相關(guān)操作。

這一次，鎧俠的目標(biāo)是通過(guò)將3D NAND浸入液氮中，并將3D NAND的溝道從多晶硅改為單晶硅，進(jìn)一步提高價(jià)值。下圖左側(cè)顯示了本次使用的單晶硅溝道的3D NAND結(jié)構(gòu)，下圖右側(cè)則顯示了實(shí)驗(yàn)設(shè)置。

首先，3D NAND的讀取噪聲結(jié)果如圖所示。如果將多晶硅溝道在室溫300K的讀取噪聲標(biāo)準(zhǔn)化為“1”，只需將其浸入77K的液氮中即可將噪聲降低至70%，室溫300K時(shí)噪聲為60%在單晶通道中，當(dāng)單晶溝道浸入液氮77K時(shí)，噪聲降低到40%以下。

接著，數(shù)據(jù)保持特性的實(shí)驗(yàn)結(jié)果如圖所示。發(fā)現(xiàn)在 77K 的液氮溫度下，由于電荷損失導(dǎo)致的 Vth 偏移小于在 300K 的室溫下。還發(fā)現(xiàn)多晶硅和單晶硅在液氮溫度為 77 K 時(shí)沒(méi)有區(qū)別。

然后，將單晶溝道的3D NAND浸入液氮中運(yùn)行，成功實(shí)現(xiàn)7bit/cell。

鎧俠將5-bit/cell稱之為Penta Level Cell （PLC）。6 位/單元會(huì)是 Hexa Level Cel （HLC） 嗎？而7 bits/cell就是Hepta Level Cell （HLC），但是縮寫(xiě)是6 bits/cell和7 bits/cell是一樣的。我們應(yīng)該如何區(qū)分？

就算能做到 7 bits/cell，但用液氮冷卻 3D NAND 可能成本會(huì)很高（我也是這么認(rèn)為的）。為此，鎧俠對(duì)成本進(jìn)行了估算，如圖所示。

參考是在 300K 的室溫下運(yùn)行 4 位/單元 （QLC） 3D NAND 的情況進(jìn)行的。

據(jù)鎧俠測(cè)算，液氮冷卻的成本不到芯片制造成本的10%。因此，在液氮 77K 中可以運(yùn)行 7 位/單元的 3D NAND 的成本是參考的 64%。如果這個(gè)計(jì)算是正確的，用液氮冷卻不會(huì)導(dǎo)致成本增加。