DDR 內(nèi)存正在迅速成為不僅是領(lǐng)先技術(shù)，而且是內(nèi)存設(shè)計中唯一使用的技術(shù)。因此，DDR 系統(tǒng)在科技行業(yè)的需求量很大。與原理圖和 PCB 設(shè)計軟件集成的高速仿真工具可以為設(shè)計人員提供廣泛的強大功能，以幫助完成整個 DDR 設(shè)計過程。從建立布局前約束到自動布線技術(shù)和布局后驗證，這些工具消除了設(shè)計過程中的猜測，同時讓工程團隊確信他們的系統(tǒng)將按預(yù)期運行。

將用于此 DDR 演示的設(shè)計是 SiFive 的 HiFive Unleashed、基于 RISC-V 的開發(fā)板。除了幾個其他接口和功能外，該板還具有 8 GB 的帶 ECC 的 DDR4。

在原理圖中，兩個差分選通網(wǎng)絡(luò)以及一條數(shù)據(jù)總線上的四個數(shù)據(jù)網(wǎng)絡(luò)可以直接導(dǎo)出到 HyperLynx LineSim 進行布局前仿真（圖 2）。借助 HyperLynx DDR 中的廣泛功能，使用組件 IBIS 模型模擬真實世界的場景使工程師能夠在布局電路板之前確定和優(yōu)化傳輸線行為。供應(yīng)商通常為 DDR 控制器和用于 I/O 行為建模的 DRAM 組件提供 IBIS 模型。

圖 2：四個數(shù)據(jù)網(wǎng)絡(luò)和差分選通網(wǎng)絡(luò)可以從原理圖工具中導(dǎo)出到 Linesim

在 LineSim 中，數(shù)據(jù)和選通網(wǎng)絡(luò)的引腳和映射已自動從其原理圖符號中繼承。然后，除了來自組件 IBIS 模型的驅(qū)動強度和 ODT 值之外，工程師還可以分配控制器的特定引腳緩沖區(qū)數(shù)據(jù)。在這種情況下，具有 48 歐姆終端值的中等驅(qū)動強度將用于預(yù)期目的。一旦引腳被分配并指定為輸入或輸出，它們的 LineSim 符號將準確反映緩沖區(qū)方向和引腳名稱（圖 3）。

圖 3：網(wǎng)絡(luò)及其相關(guān)緩沖區(qū)顯示在 LineSim 中

除了材料的介電常數(shù)外，層厚還會對電子元件的功能產(chǎn)生重大影響，尤其是在高頻下。工程師能夠在 HyperLynx 中創(chuàng)建層堆疊并計算信號、平面和電介質(zhì)數(shù)據(jù)（圖 4）。布局前 DDR LineSim 中的堆疊功能允許了解此信息將如何影響阻抗值和信號行為。

圖 4：疊加編輯器可以幫助確定初始疊加數(shù)據(jù)

可以創(chuàng)建耦合區(qū)域以幫助規(guī)劃和可視化潛在的信號放置和分組，以及確定走線阻抗和耦合距離。這些區(qū)域在對走線長度、寬度和間距運行仿真掃描時很有用，以便為布局約束找到可接受的參數(shù)。在這個例子中，工程師創(chuàng)建了兩個耦合區(qū)域：一個用于數(shù)據(jù)網(wǎng)絡(luò)，一個用于選通網(wǎng)絡(luò)。將差分跡線添加到其耦合區(qū)域后，可以調(diào)整寬度和間距參數(shù)以微調(diào)值，同時確保滿足阻抗容差（圖 5）。在此示例中，電路板將被密集封裝，因此工程師將嘗試最小化走線寬度和間距，同時仍保持接近 100 歐姆差分阻抗規(guī)范。

圖 5：LineSim 中選定耦合區(qū)域的跡線寬度和間距值可視化

一旦分配了組件模型和耦合區(qū)域，網(wǎng)絡(luò)就可以進行仿真了。DDRx 向?qū)б龑?dǎo)用戶逐步完成設(shè)置過程（圖 6）。首先，必須在“初始化”頁面上指定 DDR 接口的類型以及數(shù)據(jù)速率。接下來，控制器和 DRAM 設(shè)備必須使用“控制器”和“DRAM”頁面上的相應(yīng)參考標(biāo)志來分配。在選擇 DRAM 時，用戶還會注明插槽數(shù)和等級。插槽代表設(shè)計中存在的 DIMM 模塊的物理數(shù)量。由于此設(shè)計沒有可拆卸的 DIMM 模塊，因此將有零個插槽。板上的板載 DRAM 模塊只有一個芯片，對應(yīng)一個等級。

圖 6：DDRx 向?qū)б龑?dǎo)用戶逐步完成設(shè)置過程

因為工程師最初對確定物理網(wǎng)絡(luò)參數(shù)將如何影響數(shù)據(jù)網(wǎng)絡(luò)上的時序感興趣，所以在“要模擬的網(wǎng)絡(luò)”頁面上只選擇“數(shù)據(jù)時序”部分。如果需要，還可以使用模擬偏斜時序以及地址和命令時序的選項。幾乎所有 DRAM 供應(yīng)商都遵循通用命名約定以遵守 JEDEC 標(biāo)準。DDRx 向?qū)褂么藰?biāo)準約定來自動確定“DRAM 信號”頁面上的 DDR 內(nèi)存總線信號。只需要模擬一個數(shù)據(jù)網(wǎng)即可找到初始時序信息，因此可以在“禁用網(wǎng)絡(luò)”頁面上禁用除一個網(wǎng)絡(luò)之外的所有網(wǎng)絡(luò)。片上終端是內(nèi)置在 DRAM 硅中的動態(tài)終端電阻，用于阻抗匹配。不同的 ODT 設(shè)置會對信號質(zhì)量產(chǎn)生很大影響。在“ODT 模型”頁面上，可以選擇源自 IBIS 模型的控制器和 DRAM 設(shè)備的動態(tài) ODT 值?！按碳ず痛?dāng)_”頁面允許用戶在檢查 SI 損傷時控制運行多少偽隨機序列。為了更快的仿真運行時間，可以使用更小的位模式。為了獲得更準確的結(jié)果，可以使用更長的位模式。

布局前仿真 DDRx 向?qū)г试S用戶設(shè)置掃描以確定一系列值將如何影響信號行為。在這種情況下，工程師希望了解不同選通網(wǎng)絡(luò)長度對數(shù)據(jù)信號質(zhì)量的影響。在“Sweep Manager”頁面上選擇差分耦合區(qū)域，可以指定從半英寸到兩英寸半的長度范圍，增量為四分之一英寸（圖 7）。這些值是根據(jù)大約 1.2 英寸的初步數(shù)據(jù)凈長度選擇的。

圖 7：可以設(shè)置掃描以模擬不同的頻閃網(wǎng)長度

模型角可以為IC在典型或極端參數(shù)值下的性能提供有價值的見解。通過在“模擬選項”頁面上僅選擇快速和慢速模型角點，工程師可以深入了解信號在兩種極端情況下的表現(xiàn)。如果他們在這些條件下通過考試，那么他們可以在典型情況下通過考試。在其余的設(shè)置階段，不需要調(diào)整太多其他內(nèi)容。一旦啟動模擬，模擬器將逐步完成先前定義的9次掃描中的每一次。完成后，輸出HTML報告將顯示每次掃描的結(jié)果。紅色單元格和通過表示失敗，綠色單元格表示失敗。在寫入命令期間，很明顯，在大多數(shù)情況下，當(dāng)差分選通長度低于四分之三英寸或超過四分之一英寸（圖8）時，會發(fā)生故障。這表明數(shù)據(jù)網(wǎng)絡(luò)和選通網(wǎng)絡(luò)之間存在大約正負半英寸的可接受長度差異。read命令模擬相同的響應(yīng)。

圖 8：輸出 HTML 報告顯示每次掃描是通過還是失敗

可以查看每個掃描的眼密度鏈接以便更好地進行比較。圖中的眼圖模板考慮了 DQS 邊緣變化并自動放置。第一個圖表（圖 9）顯示了大于 2 英寸的差分頻閃網(wǎng)長度。第二個圖（圖 10）顯示了可接受長度參數(shù)內(nèi)的選通長度。這兩個圖表顯示了通過和失敗之間的明顯區(qū)別。

圖 9：當(dāng)差分選通網(wǎng)絡(luò)長度大于 2 英寸時顯示信號復(fù)雜性的眼圖

圖 10：眼圖顯示明顯更好的信號質(zhì)量和可接受的差分選通網(wǎng)絡(luò)長度

回到 LineSim，工程師在原理圖中添加了兩個地址網(wǎng)絡(luò)（圖 11）。這種布局使用翻蓋技術(shù)來節(jié)省空間。這種布線拓撲結(jié)構(gòu)是通過放置通孔來實現(xiàn)從引腳到內(nèi)部走線層的層變化。還為位于同一內(nèi)層的地址網(wǎng)絡(luò)的每個段創(chuàng)建了耦合區(qū)域，包括耦合到數(shù)據(jù)網(wǎng)絡(luò)的段。

圖 11：LineSim 示意圖中顯示的地址網(wǎng)絡(luò)和相關(guān)耦合區(qū)域

工程師將運行交互式模擬，而不是運行另一個批量模擬，以查看來自地址網(wǎng)絡(luò)的受害數(shù)據(jù)網(wǎng)絡(luò)上的串?dāng)_。要了解走線間距如何影響串?dāng)_結(jié)果，地址和數(shù)據(jù)網(wǎng)絡(luò)之間的寬度可以從 4 mil 掃描到 12 mil。通過將數(shù)據(jù)位 9 識別為受害者，可以確定附近攻擊者網(wǎng)絡(luò)在該特定跡線上引起的噪聲量。然后可以將這些發(fā)現(xiàn)納入布局實踐中。仿真完成后，結(jié)果顯示，當(dāng)走線間距為 4 mil 時，串?dāng)_水平最高（圖 12）。然而，即使看到的最高串?dāng)_量也約為 120 mV，這對于性能來說可能是可以接受的。如果電平開始達到 150 mV 以上，

圖 12：串?dāng)_仿真結(jié)果表明，最高水平的串?dāng)_發(fā)生在走線間距為 4 mil 的情況下

利用從運行這些布局前仿真中發(fā)現(xiàn)的信息，工程師可以使用原理圖工具中的約束管理器創(chuàng)建初始約束。約束管理器允許用戶創(chuàng)建網(wǎng)絡(luò)類、間隙規(guī)則和約束類，以確保滿足物理布局和布線要求。可以創(chuàng)建網(wǎng)絡(luò)類來定義指定網(wǎng)絡(luò)的寬度和間距要求。工程師創(chuàng)建了一個名為“DDR_BANK1”的網(wǎng)絡(luò)類，其中包含單個 DRAM 模塊的數(shù)據(jù)和數(shù)據(jù)掩碼網(wǎng)絡(luò)。考慮到來自疊層的介電和阻抗信息，數(shù)據(jù)和數(shù)據(jù)掩膜網(wǎng)絡(luò)的寬度應(yīng)約為 3.5 密耳，以將單端阻抗值保持在 50 歐姆左右。輸入值后，約束管理器會根據(jù)跡線寬度顯示近似阻抗值（圖 13）。頂層和底層阻抗不會那么重要，因為位于這些層上的走線的唯一部分將是設(shè)備引腳的扇出。一旦在約束管理器中定義了參數(shù)，布局工具將要求在布局和布線時遵守這些約束?？梢詮脑韴D和布局工具訪問約束管理器，以便工程師和布局專家之間的簡單協(xié)作，以及動態(tài)編輯。一旦在約束管理器中定義了參數(shù)，布局工具將要求在布局和布線時遵守這些約束。可以從原理圖和布局工具訪問約束管理器，以便工程師和布局專家之間的簡單協(xié)作，以及動態(tài)編輯。一旦在約束管理器中定義了參數(shù)，布局工具將要求在布局和布線時遵守這些約束。可以從原理圖和布局工具訪問約束管理器，以便工程師和布局專家之間的簡單協(xié)作，以及動態(tài)編輯。

圖 13：輸入跡線寬度值后，約束管理器會計算阻抗值

可以創(chuàng)建間隙規(guī)則來定義網(wǎng)絡(luò)、組件和電路板對象之間的物理間隙約束。約束類允許用戶將具有相同或單獨的網(wǎng)絡(luò)類分配的網(wǎng)絡(luò)組合在一起，同時還允許向每個網(wǎng)絡(luò)添加物理要求。除了 DRAM 的單個約束類別外，工程師還為數(shù)據(jù)和選通網(wǎng)絡(luò)創(chuàng)建了單獨的清除規(guī)則。約束類將包含數(shù)據(jù)庫的所有數(shù)據(jù)、數(shù)據(jù)掩碼和選通網(wǎng)絡(luò)。一旦創(chuàng)建了約束類，并添加了適當(dāng)?shù)木W(wǎng)絡(luò)，就可以為這些網(wǎng)絡(luò)定義許多物理參數(shù)，包括阻抗容差和長度匹配要求。LineSim 模擬表明選通網(wǎng)絡(luò)必須在數(shù)據(jù)網(wǎng)絡(luò)的半英寸范圍內(nèi)匹配，可以在約束類中定義。此外，工程師希望確保數(shù)據(jù)和數(shù)據(jù)屏蔽網(wǎng)絡(luò)的長度在 200 mil 范圍內(nèi)匹配（圖 14）。

圖 14：數(shù)據(jù)和數(shù)據(jù)掩碼網(wǎng)絡(luò)的長度應(yīng)在 200 mil 范圍內(nèi)匹配，該范圍在約束管理器中定義

串?dāng)_仿真結(jié)果確定，即使數(shù)據(jù)網(wǎng)之間的間距為 4 mil，串?dāng)_水平也應(yīng)在合理范圍內(nèi)。為了安全起見，工程師已將間隙規(guī)則要求設(shè)置為 5 mil 間距閾值（圖 15）。如果執(zhí)行額外的模擬計算，還可以應(yīng)用更精確的走線、焊盤和通孔之間的間隙值。類間間隙矩陣允許用戶指定在網(wǎng)絡(luò)類之間應(yīng)用哪些間隙規(guī)則。

圖 15：約束管理器中定義了 5 mil 間隙閾值

分配了初始網(wǎng)絡(luò)約束后，設(shè)計人員就可以為適當(dāng)?shù)?DRAM 布線。對于這種布局，SoC 被放置在電路板的中間，DRAM 模塊就在它的下方。每個組件引腳的扇出已放置在頂層和底層。此 DRAM 的其余網(wǎng)段將在第 5 層布線。在 Net Explorer 面板中，選擇 DDR1 約束類將突出顯示網(wǎng)絡(luò)的引腳連接（圖 16）。

圖 16：在 Net Explorer 中選擇先前定義的 DDR1 約束類將突出顯示引腳連接

現(xiàn)在，設(shè)計者只需選擇約束類，按鍵盤上的 F8 鍵打開草圖布線，用鼠標(biāo)繪制他們想要的布線路徑，工具將自動布線。右鍵單擊其中一個路由數(shù)據(jù)網(wǎng)絡(luò)并選擇目標(biāo)長度，可以輕松查看匹配組中每條跡線的實際長度值（圖 17）。這有助于可視化走線是否在工程師之前設(shè)置的 200 mil 長度匹配約束范圍內(nèi)。很明顯，走線長度不符合指定要求，因此設(shè)計人員可以使用自動調(diào)諧功能快速蛇形匹配該組中的所有走線信號。

圖 17：Target Lengths 功能使用戶可以清楚地看到他們的走線長度是否調(diào)整正確

接口正確布線后，用戶可以將布局直接導(dǎo)出到 HyperLynx DDR 以進行布局后分析。運行布局后分析的目的是驗證電路的正確功能和完整性。布局后仿真將考慮網(wǎng)絡(luò)和疊層的實際長度和阻抗值，以及來自相鄰走線和組件的影響。加載 HyperLynx BoardSim（圖 18）后，設(shè)計人員將首先啟用信號之間的耦合效應(yīng)、信號與區(qū)域填充之間的耦合效應(yīng)以及損耗效應(yīng)，以更準確地預(yù)測信號行為。通過布局后 DDR 分析，用戶可以運行交互式仿真和批量仿真，以全面了解系統(tǒng)功能。交互式仿真期間生成的示波器視圖將為單獨選擇的網(wǎng)絡(luò)提供真實的波形和值。對于此演示，將僅顯示批量模擬。

圖 18：HyperLynx BoardSim 布局后工具視圖

在布局后的 DDRx 向?qū)е?，工程師最初會指定此接口?DDR4，傳輸速率為每秒 2400 兆。接下來，必須分配控制器組件。這一次，在分配內(nèi)存組件時，工程師將選擇所有 9 個 DRAM。由于整個 DRAM 接口已布線，因此可以通過模擬數(shù)據(jù)時序、時鐘到選通信號偏斜以及地址和命令來收集重要的功能信息（圖 19）。在這種情況下，感興趣的網(wǎng)絡(luò)是地址網(wǎng)絡(luò)之一以及剛剛路由的數(shù)據(jù)和選通信號。用于布局前模擬的相同 ODT 設(shè)置也將在此處應(yīng)用，但重要的是運行具有不同 ODT 值的多個模擬。

圖 19：從布局后仿真中提取的時序信息可以對電路性能提供有價值的洞察

內(nèi)存控制器本身必須在運行中補償時鐘和選通信號之間的偏差。它通過在必要時添加適當(dāng)?shù)难舆t來實現(xiàn)這一點，稱為寫入均衡。The DDRx Wizard can account for write leveling during simulation when the checkbox on the “Leveling and Calibration” page is selected. 默認 DRAM 時序模型符合 JEDEC，但控制器模型應(yīng)特定于設(shè)計的控制器設(shè)備。時序模型向?qū)Э梢詮摹皶r序模型”頁面啟動，用于根據(jù)供應(yīng)商時序參數(shù)設(shè)置和創(chuàng)建自定義時序模型。模擬快速和慢速模型拐角可為最極端的情況提供性能信息。HyperLynx DDR 中提供的定制級別允許用戶創(chuàng)建高度特定于設(shè)計的參數(shù)和限制，

一旦模擬完成，HTML報告表明，對于慢速模型轉(zhuǎn)角情況，數(shù)據(jù)寫入命令將傳遞給所有網(wǎng)絡(luò)，但快速模型轉(zhuǎn)角情況無法達到最大轉(zhuǎn)換速率裕度（圖20）?？赡苄枰M一步研究這些誤差，并進行額外的模擬。HTML報告中的每個結(jié)果都包含一個超鏈接，該超鏈接將打開該實例的EZwave示波器視圖。

圖20:HTML模擬報告顯示，快速模型轉(zhuǎn)角情況未達到最大轉(zhuǎn)換率裕度

“差分網(wǎng)絡(luò)”選項卡顯示了多條記錄道上發(fā)生的許多錯誤，可能需要進一步注意和調(diào)查（圖21）。由于控制器上啟用了寫平衡選項，因此滿足所有傾斜裕度。眼睛密度鏈接頁面允許對每個模擬結(jié)果進行進一步調(diào)查和可視化。

圖21:Differential Nets選項卡顯示了許多錯誤

在本演示的最后一部分，將使用通用批處理向?qū)H模擬數(shù)據(jù)和數(shù)據(jù)掩碼網(wǎng)絡(luò)上的串?dāng)_效果。當(dāng)大多數(shù)串?dāng)_發(fā)生時，僅模擬快速模型角點可以解釋這種情況。然后，工程師將自定義耦合閾值，使其具有緊密的參數(shù)，與侵略者的最大距離為20密耳，最小耦合軌跡長度為200密耳（圖22）。最后，每個網(wǎng)絡(luò)上允許的最大串?dāng)_電平將指定為50 mV。

圖22：耦合閾值可根據(jù)具體設(shè)計要求進行定制

一旦模擬完成并顯示HTML報告，工程師可以安全地確定數(shù)據(jù)網(wǎng)絡(luò)不會受到不可接受的串?dāng)_。任何網(wǎng)絡(luò)上的最大串?dāng)_略低于40 mV（圖23），仍遠低于確定的50 mV閾值。

圖23：沒有任何網(wǎng)絡(luò)超過50 mV串?dāng)_閾值

HyperLynx DDR 中提供的強大功能使工程師能夠在設(shè)計過程的所有階段可視化現(xiàn)實世界的性能障礙。使用這項技術(shù)，可以在關(guān)鍵信號完整性并發(fā)癥發(fā)生之前捕獲和反轉(zhuǎn)，并完全避免它們。借助集成的仿真和設(shè)計工具，用戶可以消除 DDR 設(shè)計過程中的猜測，同時消除復(fù)雜的信號完整性問題并防止昂貴的電路板重新設(shè)計。

審核編輯：郭婷