設(shè)計和調(diào)試鎖相環(huán)（PLL）電路可能很復(fù)雜，除非工程師對PLL理論和邏輯開發(fā)過程有深刻的理解。本文介紹了一種簡化的PLL設(shè)計方法，并提供了一種有效且合乎邏輯的方法來調(diào)試?yán)щy的PLL問題。

模擬

如果不在特定條件下進(jìn)行仿真，就很難估計PLL電路的規(guī)格，因此仿真應(yīng)該是PLL設(shè)計過程的第一步。我們建議工程師使用ADIsimPLL軟件根據(jù)其系統(tǒng)要求運(yùn)行仿真，包括參考頻率、步進(jìn)頻率、相位噪聲（抖動）和頻率雜散限制。

許多工程師對如何選擇參考頻率感到困惑，但參考頻率和輸出頻率階躍之間的關(guān)系很簡單。對于整數(shù)N分頻PLL，輸出頻率階躍等于鑒頻鑒相器（PFD）輸入端的頻率，即參考頻率除以參考分頻器R。對于小數(shù)N分頻PLL，輸出頻率階躍等于PFD輸入頻率除以MOD值，因此您可以使用較高的參考頻率來獲得較小的頻率步進(jìn)。在決定是使用整數(shù)N還是小數(shù)N分頻時，頻率階躍可以用相位噪聲換取，PFD頻率越低，輸出頻率分辨率越好，但相位噪聲越差。

例如，表1顯示，如果要求具有非常大頻率步長的固定頻率輸出，則最好使用整數(shù)N分頻PLL，例如ADF4106，因?yàn)樗哂懈玫目値?nèi)相位噪聲。相反，如果要求較小的頻率步進(jìn)，則最好使用小數(shù)N分頻PLL，例如ADF4153，因?yàn)樗目傇肼晝?yōu)于整數(shù)N分頻PLL。相位噪聲是PLL的基本規(guī)格，但數(shù)據(jù)手冊無法指定所有可能應(yīng)用的性能。因此，仿真后測試實(shí)際硬件至關(guān)重要。

表 1.相位噪聲決定PLL的選擇

即使使用ADIsimPLL在實(shí)際條件下仿真PLL電路，除非包含實(shí)際基準(zhǔn)電壓源和壓控振蕩器（VCO）的模型文件，否則結(jié)果也可能不足。否則，仿真器將使用理想的基準(zhǔn)電壓源和VCO進(jìn)行仿真。當(dāng)需要高仿真精度時，編輯VCO和參考源的庫文件所需的時間是非常值得的。

PLL使用類似于放大器的負(fù)反饋控制系統(tǒng)，因此環(huán)路帶寬和相位裕量的概念也適用于這里。通常，環(huán)路帶寬應(yīng)設(shè)置為PFD頻率的十分之一，相位裕量的安全范圍為45°至60°。此外，應(yīng)在實(shí)際電路板上進(jìn)行仿真和原型設(shè)計，以確認(rèn)電路符合PCB布局上的寄生元件以及環(huán)路濾波器中電阻和電容的容差的規(guī)格。

有時，合適的電阻和電容值并不容易獲得，因此工程師必須確定其他值是否有效。一個名為BUILT的小函數(shù)隱藏在ADIsimPLL的“工具”菜單中。此功能將電阻和電容的值轉(zhuǎn)換為最接近的標(biāo)準(zhǔn)工程值，允許設(shè)計人員重新運(yùn)行仿真以驗(yàn)證相位裕量和環(huán)路帶寬的新值。

寄存 器

ADI PLL提供了許多用戶可配置的選項(xiàng)，以實(shí)現(xiàn)靈活的設(shè)計環(huán)境，但這帶來了確定每個寄存器中存儲的值的挑戰(zhàn)。一個方便的解決方案是使用評估軟件設(shè)置寄存器值，即使PCB未連接到仿真器。之后，可以將設(shè)置文件保存到.stp文件或下載到評估板。ADIsimPLL的仿真結(jié)果如圖1所示，推薦了VCO內(nèi)核電流等參數(shù)的寄存器值。

圖1.ADIsimPLL仿真軟件為設(shè)置寄存器提供推薦值。

原理圖和PCB布局

在設(shè)計完整的PLL電路時，應(yīng)牢記幾件事。首先，必須匹配PLL基準(zhǔn)輸入端口的阻抗，以最大程度地減少反射。此外，保持電容與輸入端口并聯(lián)較小，因?yàn)檫@會降低輸入信號的壓擺率，并增加PLL環(huán)路的噪聲。

其次，將模擬和數(shù)字電源分開，以盡量減少它們之間的干擾。VCO電源特別敏感，因此雜散和噪聲很容易耦合到PLL輸出中。有關(guān)其他注意事項(xiàng)和更多詳細(xì)信息，請參閱使用低噪聲LDO穩(wěn)壓器為小數(shù)N分頻壓控制振蕩器（VCO）供電以降低相位噪聲（CN-0147）。

第三，用于實(shí)現(xiàn)環(huán)路濾波器的電阻和電容應(yīng)使用仿真文件推薦的值盡可能靠近PLL芯片放置。如果在更改環(huán)路濾波器元件的值后難以鎖定信號，請嘗試評估板上使用的原始值。

在PCB布局方面，主要原則是將輸入與輸出分開，確保數(shù)字電路不會干擾模擬電路。例如，將SPI總線放置在離基準(zhǔn)輸入或VCO輸出太近的位置，在訪問PLL寄存器時會導(dǎo)致PLL輸出產(chǎn)生雜散。

從散熱設(shè)計的角度來看，在PLL芯片下方放置一個熱接地焊盤，以確保熱量通過焊盤流向PCB和散熱器。在極端環(huán)境中使用時，設(shè)計人員應(yīng)計算PLL芯片和PCB的所有熱參數(shù)。

有效利用多路輸出

在調(diào)試階段開始時，很難確定當(dāng)PLL無法鎖定時從何處開始。第一步，使用 MUXOUT 查看每個內(nèi)部功能單元是否正常運(yùn)行，如圖 2 所示。例如，MUXOUT可以顯示R計數(shù)器的輸出，以指示參考輸入信號正常，并且寄存器的內(nèi)容已成功寫入。MUXOUT還可以檢查檢測器的鎖定狀態(tài)和反饋回路中N分壓器的輸出。通過這種方式，設(shè)計人員可以確認(rèn)每個分頻器、增益或頻率的值是否正確。這是調(diào)試 PLL 的基本過程。

圖2.多路輸出引腳有助于PLL調(diào)試過程。

時域分析

調(diào)試PLL時，使用時域分析來證明寫入串行外設(shè)接口（SPI）總線上的寄存器的數(shù)據(jù)是否正確。即使讀取和寫入不是很快完成，也要確保SPI時序符合規(guī)范，并且不同線路之間的串?dāng)_最小化。

應(yīng)參考PLL數(shù)據(jù)手冊的時序圖，以確定數(shù)據(jù)建立時間、時鐘速度、脈沖寬度和其他規(guī)格。請務(wù)必留出足夠的余量，以確保在所有條件下都滿足時序要求。應(yīng)使用示波器來檢查時鐘和數(shù)據(jù)邊沿是否在時域中處于正確的位置。如果時鐘和數(shù)據(jù)線太近，串?dāng)_會導(dǎo)致時鐘的能量通過PCB走線耦合到數(shù)據(jù)線。這種耦合導(dǎo)致時鐘上升沿的數(shù)據(jù)線上出現(xiàn)毛刺。因此，在寫入或讀取寄存器時，請查看這兩行，尤其是在出現(xiàn)寄存器錯誤時。確保滿足線路上的電壓，如表2所示。

表 2.邏輯輸入

頻譜分析

頻域中的問題更頻繁，也更復(fù)雜。使用頻譜分析儀時，首先檢查PLL輸出是否鎖定，如穩(wěn)定的頻率峰值所示。如果沒有，則應(yīng)遵循上述提示。

如果PLL被鎖定，請縮小頻譜分析儀的帶寬，以確定相位噪聲是否可接受，并通過仿真結(jié)果確認(rèn)測試結(jié)果。測量多個帶寬下的相位噪聲，例如1 kHz、10 kHz和1 MHz。

如果結(jié)果與預(yù)期不符， 首先查看環(huán)路濾波器設(shè)計并檢查PCB板上組件的實(shí)際值.接下來，檢查參考輸入，查看其相位噪聲是否與仿真相同。PLL的仿真相位噪聲應(yīng)與實(shí)際結(jié)果相似，除非外部條件不同或寄存器寫入的值錯誤。

即使使用低噪聲LDO，也不應(yīng)忽視來自電源的噪聲，因?yàn)?a target="_blank">DC-DC轉(zhuǎn)換器和LDO看起來都像噪聲源。LDO數(shù)據(jù)手冊通常顯示的噪聲頻譜密度會影響PLL等噪聲敏感器件（見圖3）。為PLL選擇低噪聲電源，特別是為VCO的核心電流供電。

圖3.LDO噪聲頻譜密度。

PLL輸出端通常出現(xiàn)四種類型的雜散：PFD或基準(zhǔn)雜散、小數(shù)雜散、整數(shù)邊界雜散和來自外部電源（如電源）的雜散。所有 PLL 都至少具有一種類型的雜散，盡管它們永遠(yuǎn)無法消除，但我們有時可以通過將一種類型或頻率的雜散換成另一種類型或頻率來提高整體性能。

為避免參考雜散，請檢查參考信號的上升沿。幅度過快或過大的邊沿會在頻域中引起強(qiáng)諧波。此外，仔細(xì)檢查PCB布局，以避免輸入和輸出之間的串?dāng)_。

為了最小化分?jǐn)?shù)雜散，可以添加抖動以將分?jǐn)?shù)雜散推入本底噪聲，但這會略微增加本底噪聲。

整數(shù)邊界雜散很少見，僅當(dāng)輸出頻率太接近參考頻率的整數(shù)倍，以至于環(huán)路濾波器無法消除它時，才會發(fā)生。解決此問題的一種簡單方法是重新調(diào)整參考頻率計劃。例如，如果邊界雜散發(fā)生在1100 MHz，輸出為1100.1 MHz，基準(zhǔn)輸入為20 MHz，環(huán)路濾波器為100 kHz，則將參考頻率更改為30 MHz將消除雜散。

結(jié)論

調(diào)試PLL的過程需要對PLL有深入的了解，在設(shè)計階段密切關(guān)注可以避免許多問題。

審核編輯：郭婷