自 2022 年 1 月 1 日起,Xilinx平臺的Vivado HLS 和 Vitis HLS 使用的 export_ip 命令會無法導(dǎo)出 IP。下面是官網(wǎng)的解決方案。
Xilinx官方提供了一個補?。ㄕ埧次哪└郊┙鉀Q這個問題。補丁下載好后解壓在你軟件所安裝的目錄下,
然后window下按WIN鍵+R鍵打開運行,輸入cmd后回車進入命令提示符,輸入以下命令,
修改好后,重新打開vivado軟件編譯即可。
審核編輯:湯梓紅
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。
舉報投訴
-
Xilinx
+關(guān)注
關(guān)注
71文章
2167瀏覽量
121301 -
編譯
+關(guān)注
關(guān)注
0文章
657瀏覽量
32852 -
Vivado
+關(guān)注
關(guān)注
19文章
812瀏覽量
66470 -
HLS
+關(guān)注
關(guān)注
1文章
129瀏覽量
24097
發(fā)布評論請先 登錄
相關(guān)推薦
新手求助,HLS實現(xiàn)opencv算法加速的IP在vivado的使用
我照著xapp1167文檔,用HLS實現(xiàn)fast_corners的opencv算法,并生成IP。然后想把這個算法塞到第三季的CH05_AXI_DMA_OV5640_HDMI上,這個demo里
發(fā)表于 01-16 09:22
怎么在vivado HLS中創(chuàng)建一個IP
你好我正在嘗試在vivado HLS中創(chuàng)建一個IP,然后在vivado中使用它每次我運行Export RTL我收到了這個警告警告:[Common 17-204]您的XILINX環(huán)境變量未定義。您將
發(fā)表于 04-03 08:48
如何使用Vivado HLS生成了一個IP
你好,我使用Vivado HLS生成了一個IP。從HLS測量的執(zhí)行和測量的執(zhí)行時間實際上顯著不同。由HLS計算的執(zhí)行非常小(0.14 ms),但是當我使用AXI計時器在真實場景中測量它
發(fā)表于 05-05 08:01
vivado高層次綜合HLS定義及挑戰(zhàn)
理解,沒有對應(yīng)用程序進行有效和準確地分析,并且無法從設(shè)計空間中提取最佳解決方案,那么盲目斷言一個單點的工具可能會導(dǎo)致效率極低的解決方案。定義我們先退一步來說說定義。我們說高級綜合(HLS
發(fā)表于 07-06 08:00
HLS高階綜合的定義與解決辦法
理解,沒有對應(yīng)用程序進行有效和準確地分析,并且無法從設(shè)計空間中提取最佳解決方案,那么盲目斷言一個單點的工具可能會導(dǎo)致效率極低的解決方案。定義我們先退一步來說說定義。我們說高級綜合(HLS
發(fā)表于 07-10 08:00
嵌入式硬件開發(fā)學習教程——Xilinx Vivado HLS案例 (流程說明)
、USB、Micro SD、CAN、UART等接口,支持LCD顯示拓展及Qt圖形界面開發(fā),方便快速進行產(chǎn)品方案評估與技術(shù)預(yù)研。HLS基本開發(fā)流程如下:HLS工程新建/工程導(dǎo)入編譯與仿真
發(fā)表于 11-11 09:38
使用Vitis HLS創(chuàng)建屬于自己的IP相關(guān)資料分享
1、使用Vitis HLS創(chuàng)建屬于自己的IP高層次綜合(High-level Synthesis)簡稱HLS,指的是將高層次語言描述的邏輯結(jié)構(gòu),自動轉(zhuǎn)換成低抽象級語言描述的電路模型的過程。對于AMD
發(fā)表于 09-09 16:45
HLS中RTL無法導(dǎo)出IP核是為什么?
請教一下,我在HLS里面要將以下程序生成IP核,C Synthesis已經(jīng)做好了,但是在export RTL的時候一直在運行
int sum_single(int A int B
發(fā)表于 09-28 06:03
Vivado環(huán)境下如何在IP Integrator中正確使用HLS IP
介紹如何設(shè)計HLS IP,并且在IP Integrator中使用它來作一個設(shè)計——這里生成兩個HLS blocks的IP,并且在一個FFT(
發(fā)表于 02-07 17:59
?4405次閱讀
使用教程分享:在Zynq AP SoC設(shè)計中高效使用HLS IP(一)
高層次綜合設(shè)計最常見的的使用就是為CPU創(chuàng)建一個加速器,將在CPU中執(zhí)行的代碼移動到FPGA可編程邏輯去提高性能。本文展示了如何在Zynq AP SoC設(shè)計中使用HLS IP。 在Zynq器件
發(fā)表于 02-07 18:08
?3603次閱讀
新思科技Synphony HLS解決方案
新思科技公司高層級綜合法和系統(tǒng)級別營銷總監(jiān)Chris Eddington介紹說,Synphony HLS解決方案可顯著地改變ASIC和FPGA在系統(tǒng)驗證和嵌入式軟件開發(fā)中的應(yīng)用方式。
發(fā)表于 07-19 15:40
?1662次閱讀
采用Zynq SDR套件的DDS HLS IP
ADI公司在Embedded World 2015上展示了采用Zynq SDR套件的DDS HLS IP
使用HLS封裝的縮放IP來實現(xiàn)視頻圖像縮放功能
這里向大家介紹使用HLS封裝的縮放IP來實現(xiàn)視頻圖像縮放功能。將HLS封裝的縮放IP加入到OV5640圖像傳輸系統(tǒng),驗證圖像放大和縮小功能。
關(guān)于Ultra96的Xilinx DDS編譯器IP教程
電子發(fā)燒友網(wǎng)站提供《關(guān)于Ultra96的Xilinx DDS編譯器IP教程.zip》資料免費下載
發(fā)表于 12-13 10:17
?1次下載
評論