閾值電壓對(duì)傳播延遲和躍遷延遲的影響：

如果你能看到下面的方程式-我相信你可以很容易地弄清楚閾值電壓對(duì)電池延遲的影響。(注：以下電阻公式是關(guān)于NMOS的。您也可以為PMOS導(dǎo)出類(lèi)似的公式(只需將下標(biāo)“n”替換為“p”)。

從上面的方程我們有以下幾點(diǎn)

MOS的導(dǎo)通電阻與“VDD-VTn”（其中VTn是閾值電壓）成反比。

對(duì)于恒定的VDD，減小閾值電壓（低VTn）增加“VDD-VTn”。

增大“VDD-VTn”意味著減小“導(dǎo)通電阻”“ Rn.

減小Rn，則RC減小。

意味著大的驅(qū)動(dòng)能力（源電流或吸收電流的能力）

減少對(duì)輸出負(fù)載（電容）充電的時(shí)間（由驅(qū)動(dòng)?xùn)艠O的源極/漏極電容、導(dǎo)線的布線電容和驅(qū)動(dòng)?xùn)艠O的柵極電容組成）**

意味著“門(mén)A的輸出轉(zhuǎn)換時(shí)間”和“門(mén)B的輸入轉(zhuǎn)換時(shí)間”減少。

減少轉(zhuǎn)換時(shí)間意味著減少傳播時(shí)間。

所以我們可以說(shuō)。。。

“使用低Vt單元可以減少延遲，但所付出的代價(jià)是高泄漏功率”

直接影響是低Vt單元通常更易泄漏，即泄漏功率增加。

如果你還有什么疑惑，下面的圖應(yīng)該能澄清你的疑惑。

我希望上面的圖表可以消除你對(duì)閾值電壓對(duì)延遲的影響的疑慮。

在下一篇文章中，我們將總結(jié)/列出所有修復(fù)設(shè)置和保持違規(guī)的方法。

審核編輯：湯梓紅