臺(tái)積電升級(jí)4nm N4C工藝，優(yōu)化能效與降低成本
4 月 26 日消息，臺(tái)灣半導(dǎo)體龍頭企業(yè)臺(tái)積電推出最新 4nm 級(jí)別的生產(chǎn)工藝 N4C，旨在降低成本，提高設(shè)計(jì)能效，以此增強(qiáng)現(xiàn)有的 5nm 級(jí)別的生產(chǎn)工藝。
在近日舉辦的 2024 年北美技術(shù)研討會(huì)上，業(yè)務(wù)發(fā)展副總裁張凱文發(fā)表講話稱：“盡管我們的 5nm 和 4nm 工藝尚未完全成熟，但從 N5 到 N4 的光學(xué)微縮密度已提升 4%，且晶體管性能仍將持續(xù)加強(qiáng)?！?/p>
此外，他還宣布臺(tái)積電將為 4nm 技術(shù)引入 N4C 工藝，使客戶能夠簡(jiǎn)化掩模，改良標(biāo)準(zhǔn)單元和 SRAM 等基礎(chǔ) IP 設(shè)計(jì)，從而進(jìn)一步降低整體產(chǎn)品級(jí)擁有成本。
N4C 工藝是在 N4P 工藝技術(shù)的基礎(chǔ)上進(jìn)行升級(jí)，通過(guò)重新設(shè)計(jì)標(biāo)準(zhǔn)單元和 SRAM 單元、調(diào)整設(shè)計(jì)規(guī)則及減少掩模層數(shù)，與 N4P 相比，成本最高可降低 8.5%。
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