談一談先進(jìn)封裝中的互連工藝，包括凸塊、RDL、TSV、混合鍵合，有哪些新進(jìn)展？可以說(shuō)，互連工藝是先進(jìn)封裝的關(guān)鍵技術(shù)之一。在市場(chǎng)需求的推動(dòng)下，傳統(tǒng)封裝不斷創(chuàng)新、演變，出現(xiàn)了各種新型的封裝結(jié)構(gòu)。

下游市場(chǎng)對(duì)于產(chǎn)品小型化需求增長(zhǎng)，讓SiP（系統(tǒng)級(jí)封裝）和 PoP（疊成封裝）奠定了先進(jìn)封裝的初始階段。此后，倒裝芯片（Flip-Chip）、晶圓級(jí)封裝（WLP）和3D IC封裝技術(shù)出現(xiàn)， 不斷縮短芯片之間的互連距離。近年來(lái)，先進(jìn)封裝的發(fā)展非?？?，臺(tái)積電的InFO（集成扇出）和 CoWoS（Chip On Wafer On Substrate）、日月光的FOCoS（基板上扇出芯片）等，都引起了市場(chǎng)的廣泛關(guān)注。而支持這些封裝平臺(tái)的，首要就是互連工藝。

半導(dǎo)體封裝的四大作用

凸塊（Bumping）

凸塊（bumping）是多種先進(jìn)封裝形式的基礎(chǔ)工藝，倒裝（FC）、扇出型（Fan-out）封裝、扇入型（Fan-in）封裝、芯片級(jí)封裝（CSP）、三維立體封裝（3D）、系統(tǒng)級(jí)封裝（SiP）等先進(jìn)封裝結(jié)構(gòu)與工藝實(shí)現(xiàn)的關(guān)鍵技術(shù)均涉及凸塊制造技術(shù)。

凸塊是在將晶圓切割成單個(gè)芯片之前，在基板上形成由各種金屬制成的“凸塊”。這些凸塊可在管芯和襯底之間提供比引線(xiàn)鍵合更短的傳輸路徑，可使得芯片能夠以更小、更快、更可靠的方式與其他電子元件進(jìn)行通信，改善芯片封裝的電氣、機(jī)械和熱性能。

凸塊間距的微型化是凸塊技術(shù)的主要發(fā)展趨勢(shì)。隨著電子器件向更輕薄、更微型和更高性能進(jìn)步，凸塊間距越小，意味著凸點(diǎn)密度增大，封裝集成度越高，難 度越來(lái)越大。行業(yè)內(nèi)凸點(diǎn)間距正在朝著20μm推進(jìn)。而實(shí)際上部分巨頭已經(jīng)實(shí)現(xiàn)了小于10μm的凸點(diǎn)間距。三星的X-Cube（TCB）采用了25μm的微凸塊間距和40μm的硅片厚度，而X-Cube（HCB）的微凸塊間距更是達(dá)到了4μm，硅片厚度僅為10μm。這種極小的凸塊間距使得三星能夠生產(chǎn)出高性能、高密度的3D IC。臺(tái)積電在3D SoIC技術(shù)方面也取得了突破，其凸點(diǎn)間距最小可達(dá)6um，可實(shí)現(xiàn)更佳效能、功耗、尺寸外觀(guān)及功能，達(dá)成系統(tǒng)級(jí)整合。Amkor已經(jīng)實(shí)現(xiàn)了200mm的單列銅柱小間距低至30um，交錯(cuò)低至30/60um。

更小的凸點(diǎn)間距意味著凸點(diǎn)密度增大，封裝集成度提高，但技術(shù)難度也隨之增大。面向未來(lái)，混合鍵合（HB）銅對(duì)銅連接技術(shù)可以實(shí)現(xiàn)更小的凸點(diǎn)間距（10μm以下）和更高的凸點(diǎn)密度（10000 個(gè)/mm2），并帶動(dòng)帶寬和功耗雙提升。

凸塊材料也是技術(shù)創(chuàng)新重點(diǎn)之一。凸塊制作的材質(zhì)從傳統(tǒng)的金凸塊、銅鎳金凸塊發(fā)展到銅柱凸塊、焊球凸塊等。不同金屬材質(zhì)適用于不同芯片的封裝，以滿(mǎn)足不同應(yīng)用場(chǎng)景的需求。近年來(lái)，無(wú)鉛材料得到了廣泛的研究及應(yīng)用，，以滿(mǎn)足環(huán)保要求。同時(shí)，一些新型金屬材料如銅鎳金等也被用于凸塊制造中，以提高凸塊的導(dǎo)電性和可靠性。

從制造工藝來(lái)看，凸塊的制造工藝從最初的蒸發(fā)沉積法逐步發(fā)展到絲網(wǎng)印刷、植球、電鍍、噴射、化鍍等多種方法。這些方法各有優(yōu)缺點(diǎn)，適用于不同的封裝需求。電鍍法因其易于批量生產(chǎn)、一致性好以及可以制備絕大部分凸點(diǎn)等優(yōu)點(diǎn)，被廣泛應(yīng)用于集成電路的封裝領(lǐng)域。同時(shí)，電鍍工藝也在不斷優(yōu)化和改進(jìn)，以提高凸塊的質(zhì)量和良率。

隨著3D封裝、Chiplet等先進(jìn)封裝技術(shù)的興起，凸塊技術(shù)就與之緊密結(jié)合。例如，在3D封裝中，凸塊技術(shù)被用于實(shí)現(xiàn)多個(gè)芯片或器件在垂直方向上的堆疊和互連；在Chiplet技術(shù)中，凸塊則被用于將多個(gè)具有不同功能的芯片集成。

RDL重布線(xiàn)層技術(shù)

RDL重布線(xiàn)層技術(shù)，是先進(jìn)封裝中的一個(gè)關(guān)鍵部分。它的主要作用是XY平面電氣延伸和互聯(lián)，它有助于提高I/O密度、改善電氣性能、減少芯片面積，并降低封裝成本。它通過(guò)在晶圓表面沉積金屬層和介質(zhì)層并形成相應(yīng)的金屬布線(xiàn)圖形，來(lái)對(duì)芯片的I/O端口進(jìn)行重新布局，將其布置到新的、節(jié)距占位可更為寬松的區(qū)域。

在扇入晶圓級(jí)封 裝（FIWLP）和扇出晶圓級(jí)封裝（FOWLP）等先進(jìn)封裝中，RDL為核心關(guān)鍵工藝。使得封裝廠(chǎng)能夠在扇出封裝技術(shù)方面與晶圓代工廠(chǎng)展開(kāi)競(jìng)爭(zhēng)。通過(guò) RDL，IO Pad 可 以制成 FIWLP 或 FOWLP 中不同類(lèi)型的晶圓級(jí)封裝。

在 FIWLP 中，凸塊全部生長(zhǎng)在芯片上，芯片和焊盤(pán)之間的連接主要依靠RDL的金屬線(xiàn)。封裝后，IC的尺寸幾乎與芯片面積相同。在 FOWLP 中，凸塊可以生長(zhǎng)在芯片外，封裝后的 IC 比芯片面積大1.2 倍。以臺(tái)積電的 InFO為例，InFO 在載體上使用一個(gè)或多個(gè)裸 芯片，然后將其嵌入到模塑料的重構(gòu)晶圓中，并在晶圓上制造RDL互連和介電層。單芯片 InFO 提供高凸點(diǎn)數(shù)量，RDL 線(xiàn)從芯片區(qū)域向外延伸，形成“扇出”拓?fù)洹?/p>

RDL工藝技術(shù)趨勢(shì)來(lái)看，首先是線(xiàn)寬線(xiàn)距的不斷縮小隨著工藝技術(shù)的發(fā)展，RDL形成的金屬布線(xiàn)的線(xiàn)寬線(xiàn)距（L/S）正在不斷縮小。未來(lái)三年，RDL的L/S將進(jìn)入亞微米級(jí)別，賦能扇出封裝更高效能集成。臺(tái)積電的RDL技術(shù)解決方案已經(jīng)能夠?qū)崿F(xiàn)高密度布線(xiàn)，其InFO_oS技術(shù)利用InFO技術(shù)具有更高密度的2/2μm RDL線(xiàn)寬/間距，并提供多達(dá)14個(gè)重新分布層。三星在其I-CubeE技術(shù)中采用了集成硅橋的RDL中介層，相比現(xiàn)有硅中介層降低了封裝成本，同時(shí)利用小L/S優(yōu)勢(shì)的硅橋?qū)崿F(xiàn)了高性能和高密度互連。

其次，材料工藝也在不斷創(chuàng)新。重布線(xiàn)層的金屬線(xiàn)路以電鍍銅材料為主，根據(jù)需要也可以在銅線(xiàn)路上鍍鎳金或者鎳鈀金材料，相關(guān)核心材料包括光刻膠、電鍍液、靶材、刻蝕液等。隨著RDL技術(shù)精度的提高，對(duì)材料的要求也越來(lái)越高。新型的低損耗介電材料、高導(dǎo)電性金屬材料等被廣泛應(yīng)用于RDL制造中，以提高封裝性能和可靠性。而在先進(jìn)工藝方面，一些領(lǐng)先企業(yè)采用了新型垂直電鍍銅技術(shù)，無(wú)需使用夾具，且能實(shí)時(shí)監(jiān)測(cè)電鍍液成分，確保工藝安全穩(wěn)定。

此外，RDL-first工藝的發(fā)展也值得關(guān)注。與傳統(tǒng)的Chip-first工藝相比，RDL-first工藝先在載片上完成布線(xiàn)后進(jìn)行芯片倒裝，可以實(shí)現(xiàn)更小的線(xiàn)寬線(xiàn)距和更高的封裝良率。它特別適用于多芯片、大尺寸的高密度扇出封裝。臺(tái)積電推出了多種RDL-first封裝方案，如CoWoS-R和InFO等，這些方案利用RDL中介層實(shí)現(xiàn)了高性能和高密度互連。三星在其I-CubeE和R-Cube技術(shù)中也采用了RDL-first工藝，以降低封裝成本并提高性能。

面板級(jí)封裝是當(dāng)前行業(yè)主要熱點(diǎn)之一。RDL技術(shù)在面板級(jí)封裝中扮演著關(guān)鍵角色。在面板級(jí)封裝中，RDL技術(shù)可以實(shí)現(xiàn)芯片之間的高效互連，提高封裝密度和性能。FOPLP技術(shù)利用RDL層將芯片上的I/O端口重新布局到占位更為寬松的區(qū)域，并形成面陣列排布。這樣，封裝過(guò)程中可以直接連接到RDL層上的觸點(diǎn)，而不僅僅是連接到芯片的邊緣。這種技術(shù)提高了封裝密度和連接靈活性。

在面板級(jí)封裝中，RDL-first工藝成為了一種趨勢(shì)。這種工藝先在載片上完成RDL布線(xiàn)，然后再進(jìn)行芯片倒裝和封裝。與傳統(tǒng)的Chip-first工藝相比，RDL-first工藝可以實(shí)現(xiàn)更小的線(xiàn)寬線(xiàn)距和更高的封裝良率。

TSV技術(shù)

TSV技術(shù)是通過(guò)在芯片和芯片之間、晶圓和晶圓之間制作垂直導(dǎo)通，實(shí)現(xiàn)芯片之間互連的技術(shù)。它極大地縮短了芯片間的互連長(zhǎng)度，減小了信號(hào)延遲和功耗，提高了帶寬和封裝密度。因此，TSV技術(shù)被認(rèn)為是實(shí)現(xiàn)3D封裝和2.5D封裝的關(guān)鍵工藝之一。

與傳統(tǒng) Wire Bonding 的芯片堆疊技術(shù)不 同，TSV技術(shù)能夠使芯片在3D堆疊的密度最大化，外形尺寸最小，并且大幅改善芯片運(yùn)行速度，降低功耗。通過(guò) TSV 技術(shù)將多層平面型芯片進(jìn)行堆疊互連，減小芯片面積，大大縮短整體 互連線(xiàn)的長(zhǎng)度，互連線(xiàn)長(zhǎng)度的縮短能有效降低驅(qū)動(dòng)信號(hào)所需的功耗。

從工藝技術(shù)趨勢(shì)上看，一是TSV孔徑與深寬比的不斷優(yōu)化。隨著工藝技術(shù)的不斷進(jìn)步，TSV的孔徑和深寬比正在不斷優(yōu)化。更小的孔徑和更大的深寬比意味著更高的封裝密度和更短的互連路徑。

二是高密度TSV的設(shè)計(jì)與制造。在高密度應(yīng)用場(chǎng)景下，TSV存在嚴(yán)重的熱應(yīng)力問(wèn)題，會(huì)影響器件性能甚至導(dǎo)致?lián)p壞。中國(guó)科學(xué)院微電子研究所研究團(tuán)隊(duì)提出了兩端窄中間寬、兩端封閉中間空心的“類(lèi)橄欖球”狀TSV結(jié)構(gòu)，有效解決了高密度TSV互連中的熱應(yīng)力問(wèn)題，實(shí)現(xiàn)了國(guó)際已有報(bào)道中深度最大（>100μm）、深寬比最大（>20.3:1）、殘余應(yīng)力最?。?1.02MPa）的TSV結(jié)構(gòu)。

三是TSV填充材料的創(chuàng)新與改進(jìn)。銅因其良好的導(dǎo)電性、低電遷移性和低成本，成為T(mén)SV填充材料的首選。然而，隨著TSV深寬比的不斷提高，對(duì)填充材料的要求也越來(lái)越高。在電鍍銅填充TSV工藝中，應(yīng)用最多的硫酸銅體系與甲基磺酸銅體系。甲基磺酸銅體系能溶解更多Cu2+，更利于填孔。此外，氯離子在鍍液中有著不可或缺的作用，可以提高陽(yáng)極活性并防止陽(yáng)極產(chǎn)生銅粉，減少電鍍過(guò)程中產(chǎn)生的銅顆粒。

TSV 主要有三大應(yīng)用領(lǐng)域，分別是2.5D中介轉(zhuǎn)接層（Interposer）封裝、3D IC封裝和3D圓片級(jí)芯片（3D WLCSP）封裝。對(duì)應(yīng) TSV 生產(chǎn)流 程，會(huì)涉及到深孔刻蝕、PVD、CVD、銅填充、微凸點(diǎn)及電鍍、清洗、減薄、鍵合等二十余種工藝。

1、2.5D 中介轉(zhuǎn)接層封裝，其特征是正面有多層細(xì)節(jié)距再布線(xiàn)層和細(xì)節(jié)距微凸點(diǎn)，主流 TSV 深寬比達(dá)到 10:1，厚度約為 100m。臺(tái)積電的 CoWoS采用的就是2.5D TSV 技術(shù)。在CoWoS技術(shù)中，TSV是實(shí)現(xiàn)多層堆疊芯片之間高效互連的關(guān)鍵。通過(guò)TSV技術(shù)，可以顯著縮短芯片間的互連長(zhǎng)度，從而減小信號(hào)延遲和功耗，提高數(shù)據(jù)傳輸帶寬和系統(tǒng)性能。

在CoWoS封裝中，硅中介層（Silicon Interposer）扮演著重要角色。TSV技術(shù)被用于在硅中介層上制作垂直導(dǎo)通孔，以實(shí)現(xiàn)中介層與芯片、中介層與基板之間的互連。在高性能計(jì)算（HPC）和存儲(chǔ)應(yīng)用中，CoWoS技術(shù)通過(guò)TSV技術(shù)將多個(gè)高性能計(jì)算芯片和高帶寬存儲(chǔ)器（如HBM）堆疊在一起，實(shí)現(xiàn)高效的數(shù)據(jù)處理和傳輸。

隨著工藝技術(shù)的進(jìn)步，未來(lái)CoWoS封裝中TSV的密度將進(jìn)一步提高，以實(shí)現(xiàn)更高的封裝密度和性能。為了應(yīng)對(duì)TSV制造過(guò)程中的挑戰(zhàn)（如深寬比增加、熱應(yīng)力問(wèn)題等），臺(tái)積電等領(lǐng)先企業(yè)正在探索新材料和新工藝的應(yīng)用，以?xún)?yōu)化TSV的性能和可靠性。

2、3D IC封裝：應(yīng)用方向主要是存儲(chǔ)類(lèi)產(chǎn)品，其原因是存儲(chǔ)類(lèi)產(chǎn)品引腳密度 小，版圖布局規(guī)律，芯片功率密度小等。通過(guò) TSV 通孔實(shí)現(xiàn)三維集成，可以增加存 儲(chǔ)容量，降低功耗，增加帶寬，減小延遲，實(shí)現(xiàn)小型化。

3、3D WLCSP：主要應(yīng)用于圖像、指紋、濾波器、加速度計(jì)等傳感器封裝領(lǐng) 域。其特點(diǎn)是采用 Via Last 工藝，TSV 深寬比較?。?:1~3:1），孔徑較大出于對(duì)成本 的考慮，目前圖像傳感器封裝大多采取低深寬比的 TSV 結(jié)構(gòu)。

混合鍵合（Hybrid Bonding）

混合鍵合（Hybrid Bonding）是通過(guò)銅—銅金屬鍵合和二氧化硅—二氧化硅介質(zhì)層鍵合實(shí)現(xiàn)無(wú)凸點(diǎn)永久鍵合的一種芯片三維堆疊高密度互連技術(shù)。相關(guān)數(shù)據(jù)顯示，混合鍵合技術(shù)可實(shí)現(xiàn)極小間距的芯片焊盤(pán)互連，每平方毫米可互連的芯片焊盤(pán)數(shù)達(dá)104~106 個(gè)，可以提供更高的互連密度、更小更簡(jiǎn)單的電路、更大的帶寬、更小的電容和更低的功耗。

主要優(yōu)點(diǎn)包括實(shí)現(xiàn)芯片之間無(wú)凸點(diǎn)互連；實(shí)現(xiàn)芯片之間超細(xì)間距的互連，比微凸點(diǎn)提高10 倍以上，超細(xì)間距的互連將增加布線(xiàn)有效使用面積， 大幅增加通道數(shù)量；實(shí)現(xiàn)超薄芯片制備，通過(guò)芯片減薄可使芯片厚度和重量大幅降低，并且可進(jìn)一步提升系統(tǒng)中芯片的互連帶寬；實(shí)現(xiàn)鍵合可靠性的提高，銅—銅觸點(diǎn)間以分子尺度融合，取消了焊料連接，二氧化硅—二氧化硅以分子共價(jià)鍵鍵合取消了底填材料，極大提高了界面鍵合強(qiáng)度，增強(qiáng)了芯片的環(huán)境適應(yīng)性。

混合鍵合工藝主要包含D2W（Die-to-Wafer）和 W2W（Wafer-to-Wafer）兩類(lèi)。根據(jù) EVG 報(bào)告《Bonding Technologies for the Next Generation Integration Schemes》（發(fā)布于 2021 年6月 10 日）數(shù)據(jù)，Wafer-to-Wafer 的工藝更加成熟，但需要每個(gè)芯片尺寸相同，且整體良率較低。下游應(yīng)用端，在背光 CIS 及存儲(chǔ)領(lǐng)域3D NAND等領(lǐng)域均已實(shí)現(xiàn)量產(chǎn)。而 D2W下游應(yīng)用前景更廣，但產(chǎn)品仍處于研發(fā)及量產(chǎn)爬坡階段。

連接密度與精度的提升是混合鍵合工藝技術(shù)關(guān)鍵。目前，行業(yè)內(nèi)主要企業(yè)通過(guò)采用先進(jìn)的機(jī)器視覺(jué)和精密機(jī)械控制系統(tǒng)，實(shí)現(xiàn)了亞微米級(jí)乃至納米級(jí)的對(duì)準(zhǔn)精度，確保了芯片之間的高密度、高精度連接。

表面處理技術(shù)：在混合鍵合過(guò)程中，芯片表面的平整度對(duì)連接質(zhì)量至關(guān)重要。為了獲得更好的連接效果，企業(yè)正在不斷優(yōu)化表面處理技術(shù)，如化學(xué)機(jī)械平坦化（CMP）等，以確保芯片表面的平整度達(dá)到納米級(jí)。

退火溫度與時(shí)間的降低：退火是混合鍵合過(guò)程中的關(guān)鍵步驟之一，用于形成牢固的鍵合。近年來(lái)，研究人員通過(guò)改進(jìn)退火工藝，降低了所需的退火溫度和時(shí)間，從而減少了工藝過(guò)程中的熱應(yīng)力和損傷風(fēng)險(xiǎn)。

新型介電材料：為了進(jìn)一步提高混合鍵合的鍵合強(qiáng)度和可靠性，研究人員正在探索新型介電材料的應(yīng)用，如碳化硅氮化物（SiCN）等。這些新型材料具有更好的化學(xué)穩(wěn)定性和機(jī)械性能，有助于提高混合鍵合的鍵合質(zhì)量。

行業(yè)內(nèi)主要企業(yè)的做法也值得關(guān)注。臺(tái)積電推出名為3D Fabric的混合鍵合服務(wù)，該服務(wù)已廣泛應(yīng)用于AMD的V-Cache等產(chǎn)品中。通過(guò)采用超高密度垂直堆疊技術(shù)，臺(tái)積電實(shí)現(xiàn)了高性能、低功耗和最小電阻-電感-電容（RLC）的封裝解決方案。臺(tái)積電的SoIC（System on Integrated Chip）采用混合鍵合技術(shù)實(shí)現(xiàn)芯片之間的高密度互連，支持從10微米以下開(kāi)始的鍵合間距。SK海力士計(jì)劃于2026年在其HBM生產(chǎn)中采用混合鍵合技術(shù)。通過(guò)混合鍵合，SK海力士旨在提高HBM產(chǎn)品的性能和能效，同時(shí)降低生產(chǎn)成本。