本文主要介紹Zynq UltraScale + MPSoC系列芯片的USB3.0/2.0接口硬件設(shè)計(jì)。

ZU+系列MPSoC要實(shí)現(xiàn)USB3.0/2.0的全部功能，需要同時(shí)使用MIO和GTR。因?yàn)镚TR接口中的USB接口只支持USB3.0，對(duì)USB2.0的支持需要通過(guò)MIO接口外接USB PHY實(shí)現(xiàn)。

ZU+系列MPSoC包括兩個(gè)USB接口，根據(jù)實(shí)際需要可以進(jìn)行如下表所示的配置：

當(dāng)USB接口配置成3.0模式時(shí)，USB2.0也必須使能（在SDK的PCW配置界面），因?yàn)橥獠縑BUS有效的反饋信號(hào)只能從USB PHY的ULPI接口得到。在非OTG模式下，VBUS信號(hào)也可以通過(guò)PL側(cè)信號(hào)得到，但只能通過(guò)命令的方式獲得。反之，USB2.0則可以單獨(dú)使用。

MIO側(cè)的USB2.0接口只支持ULPI接口，關(guān)于ULPI的更多信息可參考之前的文章《USB系列之“外部PHY接口”》，PHY芯片可以選擇和官方開(kāi)發(fā)板一樣的USB3320（也可以選擇其他支持ULPI接口，且接口電壓為1.8V的PHY芯片）。

USB3320和ZU+的連接關(guān)系如下：

USB3320的外部時(shí)鐘輸入可以配置，通過(guò)REFSEL[2..0]上下拉實(shí)現(xiàn)。時(shí)鐘輸出固定為60MHz，通過(guò)CLKOUT引腳輸出，給到Link端。USB3320支持同步和異步兩種傳輸模式，當(dāng)采用同步傳輸時(shí)，使用SDR模式，所有的數(shù)據(jù)都是在CLK的上升沿同步傳輸；當(dāng)采用異步模式時(shí)，CLK關(guān)閉。數(shù)據(jù)總線的方向通過(guò)DIR控制，如果兩端都不驅(qū)動(dòng)數(shù)據(jù)總線時(shí)，DIR的改變將產(chǎn)生“turn-around” cycle。

USB3320的外部時(shí)鐘配置選擇如下：

USB3320的電源去耦電容、偏置電阻要求如下：

USB3320的連接示意圖如下：

其中，ID引腳可以根據(jù)實(shí)際應(yīng)用需求固定死（為高時(shí)ZU+作為DEVICE，為低時(shí)ZU+作為HOST）。

最后，針對(duì)PCB設(shè)計(jì)，為了阻抗匹配，在設(shè)計(jì)過(guò)程中注意以下幾點(diǎn)：

PCB and package delays should be kept to 1.30 ns or below.

PCB and package delay skews for DATA[7:0]/DIR/NXT/STP and CLK should be within ±100 ps.

For optimum signal integrity, add a 30Ω series resistor to the DATA and STP lines near the Zynq UltraScale+ MPSoC.（對(duì)于NXT、DIR和CLK，對(duì)于Link端是輸入，不能在末端串聯(lián)電阻匹配）