ASIC級UltraScale架構(gòu)要素包括海量數(shù)據(jù)流、高度優(yōu)化的關(guān)鍵路徑、增強(qiáng)型DSP子系統(tǒng)、3D IC芯片間帶寬、海量I/O和存儲器帶寬、多區(qū)域類似ASIC時鐘、電源管理、新一代安全和消除布線擁塞。各要素的詳細(xì)說明如下：

　　---海量數(shù)據(jù)流：專為寬總線優(yōu)化，支持實現(xiàn)數(shù)Tb級吞吐量和最低時延;

　　---高度優(yōu)化的關(guān)鍵路徑：內(nèi)置高速存儲器級聯(lián)，消除DSP和包處理中的瓶頸問題;

　　---增強(qiáng)型DSP子系統(tǒng)：將關(guān)鍵路徑優(yōu)化與新的27x18位乘法器和兩個加法器結(jié)合，實現(xiàn)巨大的定點和IEEE 754標(biāo)準(zhǔn)浮點算術(shù)性能和效率的飛躍;

　　---3D IC芯片間帶寬

　　針對第2代3D IC系統(tǒng)集成和新型3D IC大寬度存儲器優(yōu)化接口，提供芯片間帶寬步進(jìn)功能;

　　---海量I/O和存儲器帶寬

　　用多個硬化的ASIC級10/100G以太網(wǎng)、Interlaken和PCIe? IP核顯著降低時延，支持新一代存儲器接口功能;

　　---多區(qū)域類似ASIC時鐘

　　多區(qū)域類似ASIC時鐘，交付極低時鐘歪斜和高性能可擴(kuò)展性的低功耗時鐘網(wǎng)絡(luò);

　　---電源管理

　　跨多種功能元素提供寬廣的靜態(tài)和動態(tài)電源門控范圍，實現(xiàn)顯著節(jié)能降耗;

　　---新一代安全

　　采用先進(jìn)的方法進(jìn)行AES比特流加密和認(rèn)證、密鑰模糊處理和安全器件編程;

　　---消除布線擁塞

　　采用Vivado工具進(jìn)行協(xié)同優(yōu)化，在不降低性能或增大時延的情況下，實現(xiàn)超過90%的器件利用率。